電源/接地線の埋め込みで回路ブロックの電圧降下を半分以下に低減：福田昭のデバイス通信（300） imecが語る3nm以降のCMOS技術（3）（2/2 ページ）

[福田昭，EE Times Japan]

基本セルではなく、回路ブロックでの検証が必要

　Myung‐Hee Na氏は講演で、電源／接地配線を基板側に埋め込む技術（BPR：Buried Power Rails）の採用とFinFETのフィン数を減らすことで5トラック（5T）の基本セルを実現できることを示した。基本セルの断面構造は前回を参照されたい。

　BPRを導入すると、基本セルの構造は従来よりもはるかに複雑になる。トランジスタの上にレイアウトされた電源／接地の配線群（PDN：Power Delivery Network）から、BPRに電源を供給しなければならないからだ。具体的にはPDNの配線群とBPRを結ぶため、垂直方向にビアや電極層などが連なる細長い柱のような構造を形成する。この構造を形成するプロセスは、トランジスタの製造工程（FEOL）に追加される。また基本セルのシリコン面積を増加させる。

電源／接地配線を基板側に埋め込む技術（BPR：Buried Power Rails）を採用したCMOSロジック基本セルの断面構造。BPRに電源を供給する構造（白い矢印の部分）が必要となる。出典：imec（IEDM2020のチュートリアル講演「Innovative technology elements to enable CMOS scaling in 3nm and beyond - device architectures, parasitics and materials」の配布資料）

　このためBPRの影響は基本セルではなく、回路ブロックで検証する必要があるとする。実際に6トラック（6T）の回路ブロックと5トラック（5T）の回路ブロックで検証してみせた。6TはFinFETの基本セル、5Tはナノシート（NS）FETとBPRの基本セルである。

　BPRを導入することによって、電源／接地配線による電圧降下は約40％減と大幅に小さくなった。BPRは配線を細くしても高さを確保できるので、配線の断面積を大きくしやすい。すなわち電気抵抗を低くできる。BPRの低い抵抗が、電圧降下の低減（電源電圧の安定化）に大きく寄与した。

　さらに、電源供給配線群（PDN）を最適化することで、回路ブロックのシリコン面積を約14％減と小さくできた（トランジスタの縮小と配線トラック数の減少によるシリコン面積の削減分は除く）。

回路ブロックでBPRの効果を検証した結果。左は回路ブロックの大きさと温度分布の比較。BPRを採用した5T（5トラック）セルの回路ブロックでは、温度の高い部分（Warm）がやや小さくなっている。右は電圧降下（IRドロップ）の累積分布を比較したグラフ。BPRを導入した5Tセルの回路ブロックでは、電圧降下を約40％減と大幅に低くできた。出典：imec（IEDM2020のチュートリアル講演「Innovative technology elements to enable CMOS scaling in 3nm and beyond - device architectures, parasitics and materials」の配布資料）

（次回に続く）

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