フォークシート構造のトランジスタが次世代以降の有力候補である理由：福田昭のデバイス通信（305） imecが語る3nm以降のCMOS技術（8）（1/2 ページ）

今回は、CMOSロジックの基本セル（スタンダードセル）を微細化する手法の変化と、フォークシート構造の利点について解説する。

[福田昭，EE Times Japan]

5nm世代以降はp型とn型の距離が基本セルの高さを支配

　半導体のデバイス技術とプロセス技術に関する世界最大の国際学会「IEDM（International Electron Devices Meeting）」は、「チュートリアル（Tutorials）」と呼ぶ技術講座を本会議（技術講演会）とは別に、プレイベントとして開催してきた。2020年12月に開催されたIEDM（Covid-19の世界的な流行によってバーチャルイベントとして開催）、通称「IEDM2020」では、合計で6本のチュートリアル講演が実施された。その中で「Innovative technology elements to enable CMOS scaling in 3nm and beyond - device architectures, parasitics and materials（CMOSを3nm以下に微細化する要素技術-デバイスアーキテクチャと寄生素子、材料）」が非常に興味深かった。講演者は研究開発機関のimecでTechnology Solutions and Enablement担当バイスプレジデントをつとめるMyung‐Hee Na氏である。

　そこで本講座の概要を本コラムの第298回から、シリーズでお届けしている。なお講演の内容だけでは説明が不十分なところがあるので、本シリーズでは読者の理解を助けるために、講演の内容を適宜、補足している。あらかじめご了承されたい。

チュートリアル講演「Innovative technology elements to enable CMOS scaling in 3nm and beyond - device architectures, parasitics and materials（CMOSを3nm以下に微細化する要素技術-デバイスアーキテクチャと寄生素子、材料）」のアウトライン。講演スライド全体から筆者が作成したもの。前々回から「FinFETの次に来るトランジスタ技術（ナノシートFETとフォークシートFET）」の講演部分を紹介している（クリックで拡大）

　本シリーズの前々回から、2番目のパートである「FinFETの次に来るトランジスタ技術（ナノシートFETとフォークシートFET）」の講演部分を紹介している。前々回は、FinFET（フィンフェット）をトランジスタとするCMOSロジックの微細化限界と限界突破策の候補である「ナノシート（Nanosheet）構造」を説明した。続く前回では、ナノシート構造では微細化を継続して進められない理由と、解決策としての「フォークシート（Forksheet）構造」を紹介した。imecはフォークシート構造を2nm世代以降の微細化を支えるトランジスタの有力候補と考え、研究開発を推進している。

　今回はCMOSロジックの基本セル（スタンダードセル）を微細化する手法の変化を見直すとともに、フォークシート構造がどのような利点を備えているかを改めて説明しよう。

　基本セルを微細化する有力な手法が、チャンネル方向（細長いアクティブ領域）と平行な最下層金属配線の本数（トラック数）を減らすことなのは本シリーズの第2回で述べた。トラック数（T）を減らすことによって基本セルの高さ（CH：Cell Hight）を低減する。しかしこの手法は6Tで限界に達し、電源/接地配線を基板側に埋め込むBPR（Buried Power Rail）技術によって5Tを実現する見通しだ。

CMOSロジック基本セルのアーキテクチャと各部の寸法。左端の水色が最下層金属配線、垂直に伸びる赤色がゲート金属、水平に伸びる緑色がアクティブ領域。出典：2019年12月にIEDM2019でimecが発表した論文「Novel forksheet device architecture as ultimate logic scaling device towards 2nm」（論文番号36.5）から（クリックで拡大）

　ここで基本セル（CMOSインバータ）の高さを規定する寸法について定義すると、アクティブ領域から基本セルの境界までの距離が「AB（Active to Boundary）」、アクティブ領域の高さが「A（Active）」、pチャンネル型トランジスタとnチャンネル型トランジスタを分離する距離が「PN（p to n）」となる。