フォークシート構造のトランジスタが次世代以降の有力候補である理由：福田昭のデバイス通信（305） imecが語る3nm以降のCMOS技術（8）（2/2 ページ）

[福田昭，EE Times Japan]

　続いて基本セルの高さ（CH）に占める各部の寸法をCMOSロジックの技術ノードごとに検討する。14nm世代（N14）と10nm世代（N10）では、CHの約4割強を「A」が占めており、「PN」と「AB」はいずれも3割弱という配分だった。それが7nm世代（N7）では、「A」の割合が約3割に減少し、「PN」と「AB」がいずれも3割強に増加した。続く5nm世代（N5）では「PN」の割合がさらに増えて4割となり、一方で「AB」は2割5分前後へと減る。「A」の割合は逆に3割5分前後へと上昇する。

基本セルの高さ（CH）に占める各部の割合と技術ノード（N）の推移。出典：2019年12月にIEDM2019でimecが発表した論文「Novel forksheet device architecture as ultimate logic scaling device towards 2nm」（論文番号36.5）から（クリックで拡大）

　3nm世代（N3）以降では、BPR技術の導入によって「AB」の割合が5割超と最も大きくなる。この割合はあまり変えられない。「A」の割合は1割前後へと大きく減る。一方で「PN」は、3割5分前後とかなりの比率を占める。すなわちN5以降は「PN」を短くすることが、微細化の大きなカギとなる。

　このような微細化シナリオから、「PN」を短くできる「フォークシート構造」が「ナノシート構造」よりも有利であるというのが、imecの主張だ。

フォークシート構造はセルレイアウトの自由度が高い

　フォークシート構造には、セルレイアウトの自由度が高いという特長もある。「PN」と「A」の両方を制御できるからだ。講演では、寄生容量を最小化したレイアウト、電流駆動能力を最大化したレイアウト、セル面積を最小化したレイアウトを示していた。

　寄生容量を最小化したレイアウトではアクティブ領域をあまり太くせず、トランジスタ間の距離を適度に確保した。電流駆動能力を最大化したレイアウトでは、アクティブ領域を太くするとともにトランジスタ間の距離を詰めた。セル面積を最小化したレイアウトではアクティブ領域を細くし、トランジスタ間の距離を詰めている。セルの高さを4.4Tと低く抑えた。

フォークシート（Forksheet）構造で基本セルのレイアウトを最適化した例。左は寄生容量を最小化したレイアウト、中央は電流駆動能力を高めたレイアウト、右はセル面積を最小化したレイアウト。なお図中の「M0A」は「Contact-to-Active, Active Trench Contact（アクティブ層につながるコンタクト金属層）」、「MINT」は「水平方向の最下層金属配線（一般的にはM1に相当）」、「BPR」は「Buried Power Rail（埋め込み電源/接地線）」を意味する。出典：imec（IEDM2020のチュートリアル講演「Innovative technology elements to enable CMOS scaling in 3nm and beyond - device architectures, parasitics and materials」の配布資料） （クリックで拡大）

（次回に続く）

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