フォークシート構造のCMOSロジック製造プロセス：福田昭のデバイス通信（306） imecが語る3nm以降のCMOS技術（9）（1/2 ページ）

今回は、フォークシート構造のCMOSロジックを製造するプロセスを解説するとともに、試作したトランジスタの断面を電子顕微鏡と蛍光X線分析で観察した画像を提示する。

[福田昭，EE Times Japan]

非常に複雑に見えるフォークシートのトランジスタ構造

　半導体のデバイス技術とプロセス技術に関する世界最大の国際学会「IEDM（International Electron Devices Meeting）」は、「チュートリアル（Tutorials）」と呼ぶ技術講座を本会議（技術講演会）とは別に、プレイベントとして開催してきた。2020年12月に開催されたIEDM（Covid-19の世界的な流行によってバーチャルイベントとして開催）、通称「IEDM2020」では、合計で6本のチュートリアル講演が実施された。その中で「Innovative technology elements to enable CMOS scaling in 3nm and beyond - device architectures, parasitics and materials（CMOSを3nm以下に微細化する要素技術-デバイスアーキテクチャと寄生素子、材料）」が非常に興味深かった。講演者は研究開発機関のimecでTechnology Solutions and Enablement担当バイスプレジデントをつとめるMyung‐Hee Na氏である。

　そこで本講座の概要を本コラムの第298回から、シリーズでお届けしている。なお講演の内容だけでは説明が不十分なところがあるので、本シリーズでは読者の理解を助けるために、講演の内容を適宜、補足している。あらかじめご了承されたい。

チュートリアル講演「Innovative technology elements to enable CMOS scaling in 3nm and beyond - device architectures, parasitics and materials（CMOSを3nm以下に微細化する要素技術-デバイスアーキテクチャと寄生素子、材料）」のアウトライン。講演スライド全体から筆者が作成したもの。第298回から「FinFETの次に来るトランジスタ技術（ナノシートFETとフォークシートFET）」の講演部分を紹介している（クリックで拡大）

　本シリーズの第6回から、2番目のパートである「FinFETの次に来るトランジスタ技術（ナノシートFETとフォークシートFET）」の講演部分を紹介している。同回は、FinFET（フィンフェット）をトランジスタとするCMOSロジックの微細化限界と限界突破策の候補である「ナノシート（Nanosheet）構造」を説明した。続く第7回（前々回）では、ナノシート構造だと微細化を継続して進められない理由と、解決策としての「フォークシート（Forksheet）構造」を紹介した。そして第8回（前回）は、フォークシート構造がどのような利点を備えているかをあらためて解説した。なおimecはフォークシート構造を2nm世代以降の微細化を支えるトランジスタ技術の有力候補と考え、研究開発を推進している。

　今回はフォークシート構造のCMOSロジックを製造するプロセスを述べるとともに、試作したトランジスタの断面を電子顕微鏡と蛍光X線分析で観察した画像を提示する。

フォークシート（FSH）構造のCMOSロジックを構成するトランジスタ対の断面構造図。左の構造図（a）はゲート電極での断面。トランジスタ対の左がpチャンネル、右がnチャンネル。右の構造図（b）はアクティブ領域（ソース／ドレイン領域）での断面。いずれも絶縁膜の壁がトランジスタ対を電気的および物理的に分離している。出典：2019年12月にIEDM2019でimecが発表した論文「Novel forksheet device architecture as ultimate logic scaling device towards 2nm」（論文番号36.5）から（クリックで拡大）

　フォークシート構造のトランジスタ対（pチャンネルとnチャンネルのペア）は、非常に複雑な構造をしている。一見すると、どのような工程の組み合わせで製造しているのかは、想像しづらい。