RISC-VベースのCPUが続々、シリコン市場参入の障壁を下げる：この10年で起こったこと、次の10年で起こること（55）（3/3 ページ）

[清水洋治（テカナリエ），EE Times Japan]

ArmコアとRISC-Vコアの面積を比較する

　図5では、SiFiveのFU740のU74クアッドコアと、同等性能を持つArm Cortex-A53クアッドコアについて、同じプロセス（TSMCの16nm）で製造された場合の面積を比較した。16nm世代は、およそ4年前に最先端だったプロセスだ。当時はArm Cortex-A55が普及しておらず、比較ではArm Cortex-A53を用いたものを対象とした。

図5：TSMCの16nmプロセスで製造されたチップの、RISC-VコアとArmコアの面積を比較する 出典：テカナリエレポート（クリックで拡大）

　MediaTekなどの事例もあるが、ここでは、中国Huawei／HiSiliconの当時の最先端モバイルプロセッサ「KIRIN960」のArm Cortex-A53 4コア部と比較を行った。詳細な数字はテカナリエレポートに掲載してある。

　ともに4コアでの面積は4.XXmm²だ。こう書くとほぼ同じ面積のように見えるが、実数では明らかに差が存在している。ここではどちらが良いかをいうつもりはないが、筆者が行っているコンサル業務やセミナーなどでは、RISC-VとArmの差をさらに踏み込んで解説させていただいている。

　明らかになった面積差は、性能やコストに直結する。弊社では必ず実チップを入手し、マイクロメートル（μm）オーダーで測長し、差を明確にして解説するよう心掛けている。「実シリコンでのみ判定する」――。これが当社のポリシーだ。

　図6は、GoogleのエッジAI用プロセッサ「Edge TPU」と、中国KendryteのエッジAI用プロセッサ「K210」である。

図6：GoogleおよびKendryteのエッジAI用プロセッサ 出典：テカナリエレポート（クリックで拡大）

　掲載しているチップの写真はいずれも極めて鮮明な写真が存在するが、ここでは加工している。実際のチップには10層を超える配線層があり、全く内部を見ることができない。鮮明に見えないようにした加工写真とはいえ、配線層を剥離（膨大な手間と費用がかかっている）して内部のトランジスタ部が分かるものを掲載しているので、ご了承いただきたい。

　図6の2チップは、ほぼ同じ機能を持っている。ホストとなるCPUとAIアクセラレーターで構成されている。GoogleはArmコアを、KendryteはRISC-Vコアを採用している。どちらが良いという話ではなく、2021年現在、似たような仕様のチップで、Arm版もあればRISC-V版もあるという状況が広がっていることをお伝えしたい。

　2020年代になり、半導体産業は供給問題、米中問題、次世代の投資合戦など新たな局面に入っている。さまざまなパラメーターが同時に動いているわけだ。こうした中で、CPUを観察、解析し、その傾向を捉えた上で半導体戦略を判断する必要性は日々、高まっている（ちなみに、チップの性能や特長を、各社の発表資料ではなく実シリコンの解析によって判断するというのは、海外では常識となっている。日本ではシリコンを見ずに判断することも多いのだが……）。

執筆：株式会社テカナリエ

　“Technology” “analyze” “everything“を組み合わせた造語を会社名とする。あらゆるものを分解してシステム構造やトレンドなどを解説するテカナリエレポートを毎週2レポート発行する。会社メンバーは長年にわたる半導体の開発・設計を経験に持ち、マーケット活動なども豊富。チップの解説から設計コンサルタントまでを行う。

　百聞は一見にしかずをモットーに年間300製品を分解、データに基づいた市場理解を推し進めている。