裏面電源供給がブレークする予感、そしてDRAMも3次元化に加速 〜VLSI2023：湯之上隆のナノフォーカス（64）（4/7 ページ）

[湯之上隆（微細加工研究所），EE Times Japan]

Intelの「PowerVia」

　Intelは、“Intel PowerVia Technology: Backside Power Delivery for High Density and High-Performance Computing”（論文番号T6-1）というタイトルで、テクノロジーノード「Intel 4」に、PowerViaと呼ぶBSPDN方式を採用したロジック半導体について発表した（図9）。

図9［クリックで拡大］ 出所：W. Hafez et al. (Intel) “Intel PowerVia Technology: Backside Power Delivery for High Density and High-Performance Computing”, 2023 Symposium on VLSI Technology and Circuits Digest of Technical Papers, T6-1.

　まず、Fig.1に、3通りの電源供給方式を示している。（a）は電源供給線をトランジスタの下に埋め込んだBPR、（b）はBPRを形成した上で、そのBPRとBSPDNをつなぐ方式、（c）はPowerViaを形成し、そこに直接BSPDNから電力を供給する方式である。

　このPowerVia＋BSPDN方式については、Fig.4にプロセスフローが示されている。

（a）まず、FinFETとPowerViaを形成する
（b）FinFETとPowerVia上に、信号線だけの多層配線を形成する
（c）このウエハーをひっくり返してキャリアウエハーに張り合わせ、FinFETとPowerViaが形成されているウエハーを裏面から削り、PowerViaを露出させる
（d）PowerViaに接続するように、電源供給ラインを形成する

　このようなプロセスで製造された“Intel4＋PowerVia”のロジック半導体のTEM像がFig.3である。下方にトランジスタと信号線から成るFrontsideがあり、その上に太い電源供給線が形成されたBacksideがある。

PowerViaの御利益

　Fig.2では、“Intel 4”と“Intel4＋PowerVia”の比較がなされている。Contact Poly Pitchはどちらも50nm、Fin Pitchも両方とも30nmである。ところが、M0 Pitchでは、“Intel 4”が30nmであるのに対して、“Intel4＋PowerVia”が36nmになっている。つまり、PowerViaの御利益で、M0 Pitchをリラックスして形成することができたことになる。さらに、HP library heightは、“Intel 4”が240nmであるのに対して、“Intel4＋PowerVia”が210nmと、30nm分シュリンクできていることが分かる。

　そして、Fig.5では、nMOSとpMOSの電気特性において、“Intel 4”と“Intel4＋PowerVia”に差がないことを示している。加えて論文には、IRドロップが30％改善され、トランジスタの動作速度が6％向上したと書かれている。

　このように、IntelのPowerViaは、当初の目的通り、微細化に恩恵がある上、IRドロップが低減され、トランジスタの性能向上にも寄与することが分かった。そのため、Intelは、PowerViaの適用を20Aからではなく、Intel 4に前倒しすることをVLSI2023で発表した。

　BSPDNを早期に量産適用する流れは、Intelだけでなく、TSMCやSamsungにも波及するものと思われる。

　では、次は、DRAMの注目発表に移ろう。