裏面電源供給がブレークする予感、そしてDRAMも3次元化に加速 〜VLSI2023：湯之上隆のナノフォーカス（64）（5/7 ページ）

[湯之上隆（微細加工研究所），EE Times Japan]

Samsungの14nm DRAM

　最先端EUV（極端紫外線）露光装置（以下、EUV）は、2019年にTSMCが「N7＋」世代に初めて量産適用した。その後、先端ロジック半導体には、当たり前のようにEUVが使われるようになってきている。

　では、DRAMへのEUVの適用は、どうなっているのだろうか？　その疑問に答えてくれたのが、Samsungの発表“14nm DRAM Development and Manufacturing”（T18-1）である（図10）。

図10［クリックで拡大］ 出所：Kanguk Kim et al. (Samsung) “14nm DRAM Development and Manufacturing”, 2023 Symposium on VLSI Technology and Circuits Digest of Technical Papers, T18-1.

　まず、SamsungはFig.1で、N-4世代からN世代にかけて、DRAMのデザインルールが68％にシュリンクしたことを示した。ここで、筆者は、N-4世代が20nm、N-3世代が19nm（1X）、N-2世代が18nm（1Y）、N-1世代が15.6nm（1Z）、N世代が13.8nm（1a）と解釈している（カッコ内は各世代の略称）。

　次にSamsungはFig.2で、N-1（1Z）でEUVを1層、N世代（1a）でEUVを5層使うことを示している。そして、EUVを使うことの効果は、Fig.4にまとめられている。

　（a）まず、EUVを使えば、複雑なDUV＋マルチパターニング（MP）を行う必要がない。（b）次に、EUVを使うことによって、リソ工程を25％削減できる。（c）加えて、プロセスフロー全体でも工程数を19％削減できる。（d）その上で、DUV＋MPより、EUVの方が、ライン、ピラー、ホールを鮮明に解像できる。

　このように、先端DRAMの製造にEUVを使うメリットが大きいため、コストの問題がクリアできるのなら、先端ロジックと同様に、DRAMにもEUVの量産適用が広がっていくだろう。

　ただし、DRAMの微細化には大きな問題がある。Fig.3に示されているように、DRAMのメモリ動作を行うためのキャパシターの容量が55％と小さくなるのに対して、キャパシターのアスペクト比（縦と横の比）が130％も増大するからだ。このような高アスペクト比のキャパシターを形成し続けることができるのだろうか？

Samsungの3D DRAM

　NANDは、2次元の微細化が限界に達したため、3次元化した。DRAMも、もしかしたら、NANDと同じように3次元化することになるかもしれない。

　Samsungは、“Ongoing Evolution of DRAM Scaling via Third Dimension- Vertically Stacked DRAM -”（論文番号TFS1-1）で、3D DRAMの可能性を示唆した（図11）。Samsungは、3D DRAMのことを“Vertically Stacked DRAM”と呼んでいるが、本稿では3D DRAMと言うことにする。

図11［クリックで拡大］ 出所：J.W. Han et al. (Samsung) “Ongoing Evolution of DRAM Scaling via Third Dimension- Vertically Stacked DRAM -”, 2023 Symposium on VLSI Technology and Circuits Digest of Technical Papers, TFS1-1.

　Samsungは、Fig.1（b）で、今まで通りの2次元の微細化を続けると、N+4世代以降に、キャパシターが限界に達することを示した。ここで、DRAMの世代は、前節に引き続いて、N世代が13.8nm（1a）、N+1世代が12.3nm（1b）、N+2世代が11.2nm（1c）、N+3世代が10nm（1d）、N+4世代が9nm？（1e？）と解釈している。

　もし、今まで通りの2次元の微細化がN+4世代で限界となった場合、メモリ密度を増大するためには、Fig.2のように、DRAMを縦に“Cubic Block”のようにStackedするアイデアが示されている。

　そして、3D DRAMには、次に示す二つの方式があることをFig.4で説明している。（a）一つはBitline（BL）が垂直なタイプ、（b）もう一つはWordline（WL）が垂直なタイプである。どちらも、キャパシターは水平方向に短冊のように形成される。

　Fig.5は、実際に3D DRAMを形成した時の断面TEM像を示している。（a）はチャネル付近の構造、（b）は垂直WLタイプにおける階段状の水平BL、（c）は垂直BLタイプのチャネルとWLの積層構造を、それぞれ示している。Samsungは、垂直BLタイプと垂直WLタイプには、それぞれ長所と短所があると言っており、どちらが有利かは、まだ分からないようだ。

　しかしどちらが選択されるにせよ、図8に示したように、3次元化したメモリセルと周辺回路を別々に形成して、ハイブリッドCu接合でつなぐ“Cell on Peri（CoP）”構造が実現できれば、セル面積の最大化を図ることができる。

　DRAMは約2年で1世代、先端を更新している。従って、2次元の微細化が限界に達するN+4世代は、単純計算で8年後になる。ということは、2030年頃には、3D DRAMが世の中に登場することになるのかもしれない。

　一方、DRAMより一足早く3次元化したNANDでは、斬新なプロセス技術が登場している。それは一体どのようなものか？