「半導体業界の巨人」3社がCFETに照準 製造では課題が山積も：Intel、Samsung、TSMC（2/2 ページ）

[Alan Patterson，EE Times]

CPPが重要な指標に

　Horiguchi氏は、「CFET技術を実用化する上で重要な基準となるのが、トランジスタのゲートの間隔であるCPP（Contacted Poly Pitch）だ」と指摘する。

　「大手プレイヤーたちは、48〜45nmのCPPを実現しており、これはCFET製品の目標数値に近い。IntelとSamsung、TSMCは、より小さい数値への移行を大きく進めていく上で、プロセスのイノベーションや向上を実現する必要がある。3社は、こうしたプロセスイノベーションについては言及しないかもしれないが、このような進歩を遂げることなくデバイスを開発することは不可能だろう」（Horiguchi氏）

　またHoriguchi氏は、「これら3社は、CFET開発を、少量生産が可能なパイロットラインへと移行させている」と述べる。

　Intelは2023年12月、EE Timesの取材に対し、「PMOSトランジスタにNMOSを3D積層し、裏面電源供給と裏面コンタクトとを組み合わせることにより、面積と電源供給効率を最大化するという独自のブレークスルーを実現した」と述べている。

　TSMCでデバイスアーキテクチャ開発部門担当ディレクターを務めるSzuya Liao氏は、事前に同社の取り組みについてまとめたコメントの中で、48nm CPPを達成したことを明らかにしている。これは、Horiguchi氏が重要な基準値として説明していた数値だ。

　Samsungは、EE Timesからのコメント要請には応じなかった。

製造面では課題が山積

　SemiAnalysisのチーフアナリストであるDylan Patel氏によると、CFETはプロセス微細化のペースを回復できると期待されているものの、新しいアーキテクチャを実用化するまでにはいくつかの障壁が残っているという。

　同氏はEE Timesの取材に対し、「CFETの製造では、課題が山積している。特に、CFET構造に電力を供給する方法は、非常に難しく複雑だ。また、裏面電源供給については、さまざまな統合スキームが存在する。大規模な企業であってもCFETに飛び付くのは、かなり難しいだろう」と語った。

　Horiguchi氏は、「CFET構造は、ナノシートアーキテクチャの3次元形状よりも高さがある」と述べる。これによりアスペクト比が高くなるため、製造上の課題が生じる。

　「パターニングが最初の難関だ。全てのアスペクト比を2倍にする必要がある。これを実現するには、パターニングを何らかの方法で改善するか、革新的な技術の開発や導入が必要になるだろう」（同氏）

　材料とプロセスの革新も製造上のハードルだと同氏は述べる。「非常に高いドーパント活性と、非常に低い接触抵抗が必要になる。CFET用の特殊なHKMG（High-K Metal Gate）を、高さのある構造で実現しなくてはならない。（CFETは）“背の高い”デバイスだからだ」（Horiguchi氏）

　imecは、Applied Materialsや東京エレクトロン、Lam Researchなどの半導体製造装置メーカーと協力し、CFET製造ツールを開発している。

　CFETアーキテクチャの「重大な課題」は、プロセスの複雑さとコストの増加につながる可能性があるとTSMCは指摘する。「これらの課題を解決するには、プロセスの複雑さを軽減し、新しい材料やプロセスの必要性を最小限に抑えることが重要になる。設計の大幅な変更に備えるため、EDAの開発に早期に取り組むことも重要だ」（TSMC）

【翻訳：田中留美、編集：EE Times Japan】

原文へのリンク