――2025年6月の事業説明会においてモバイル用イメージセンサーの成長ドライバーとして「高密度化」を挙げていました。その狙いについて詳細を教えてください。
大池氏 「高密度化」というキーワードの中で、プロセスノードの適合化による「ヨコの高密度化」と、多層化による「タテの高密度化」について話した。
ヨコ方向、つまり22nmや28nmに相当するプロセスの適用効果については、基本的には画質を構成するほぼ全ての要素――解像度、感度、ダイナミックレンジ、フレームレート、消費電力――その全ての土台を引き上げる技術だ。
最も想像しやすいのは、「画素が小さくできる」という点だ。つまり、より多画素化できる。だが、それだけではなく、例えば同じ画素サイズでも、プロセスノードがシュリンクしていけば、例えば寄生容量を減らせる。寄生容量を下げると、1個の電子を電圧に変換する際に、より大きな電圧変化を得られるようになる。するとS/N比が改善するので、暗いところがより鮮明に見えるようになる。
さらに別の使い方として、同じ画素サイズでも、その中により多くのトランジスタを配置できるようになる。1画素内のトランジスタ数が増えれば、ゲインを複数段階で切り替える機構が入れられ、ダイナミックレンジが広がる。
さらに細かい話をすれば、低消費電力化にも効いてくる。高密度にトランジスタが配置できることで、フォトダイオードから電子を引き出す効率を上げる形での実装も可能になる。フォトダイオードにたまった電子を読み出しノードへ転送する際、その転送効率が高まれば、より低い電圧で同じ性能を実現できる。つまり、消費電力が下げられる。
このように、ニーズに応じ、画素サイズを小さくして高解像度化することも、画素サイズを維持しつつトランジスタを増やしてダイナミックレンジを広げることもできる。プロセスノードの進化は、基本特性全体を押し上げる土台技術だということだ。
ロジックチップ側も同様だ。22nmから12nmなどへ進めると、電圧低減による低消費電力化や、デジタル回路の集積度向上が可能になる。難しさは、デジタル回路のプロセスを進めながら、センサー全体としてアナログの読み出し性能を向上し続けなければならない点にある。より高度なアナログ技術が必要になるが、これはわれわれの得意領域であり、そういった形で実装を進めている。
――ヨコ方向の高密度化について、開発の進捗は。
大池氏 開発は順調だ。先端プロセス技術をいかに画質引き上げのためにカスタマイズして導入するか、また、目的に応じて成熟プロセスとの適合を図り効率を高めるか、ということに主眼を置いている。
――タテの高密度化、多層化技術についてはいかがでしょうか。
大池氏 既にいくつか製品として世の中に出ているが、多層化にもさまざまなバリエーションがある。
「画質全体を引き上げる」という観点は、フォトダイオードと画素トランジスタの層を分離し積層する2段画素構造がある。これは、フォトダイオードの性能を最大化しながら、トランジスタ側もしっかりしたサイズで作り込める技術だ。結果として、ダイナミックレンジ向上、暗所でのS/N改善に寄与している。
この2段画素などは既に量産化されているが、難しさは3階建てのような複雑な構造における均質な薄膜化の技術や上下を接続する精緻な位置合わせにある。工程数の増加を抑えながら、画質を落とさずに成立させる技術として、完成度が上がっている。
3層構造では、さまざまな組み合わせが可能だ。今後はフォトダイオードを2層にして可視光と赤外線など非可視光を同時に撮るような多層化の可能性もあり、開発の検討を進めている。
技術開発は、特定用途だけに絞り込んでいるわけではない。われわれは多くのビジネスカテゴリーを持っていて、できるだけ多くのカテゴリーへ展開していくことを前提にしている。その過程で、どこから最初に導入すると技術がマチュアになっていくかを考えながら進めている。
――新型センサーでは歩留まりの課題もありました。何が困難で、改善の状況はどうですか。
大池氏 貼り合わせ技術だけが単独で難しかった、というわけではない。いくつもの新技術を複合的に組み合わせて、1つの製品として成立させる、その全体最適の過程での課題が大きかった。
歩留まりについてはいろいろな課題があったが、学びを経て、今は2段画素の技術も非常に安定、成熟している。ここでの知見は今後の製品立ち上げにも大きく生きてくるだろう。
⇒後編に続く(2026年5月15日公開予定)
後編では、車載や産機を含めたアプリケーションごとの技術戦略やフィジカルAIの機会および中国競合勢に対する見解、CTOとして今後の技術革新に向けた思いについて聞いている。
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