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» 2019年11月27日 11時30分 公開

パッケージの多端子化と小型化、薄型化、低コスト化が進む福田昭のデバイス通信(213) 2019年度版実装技術ロードマップ(24)(2/2 ページ)

[福田昭,EE Times Japan]
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WL-CSPとFO-WLPが適用範囲を拡大

 半導体パッケージの歴史とは、多端子化と小型化、薄型化、低コスト化の歴史だとも言える。多端子化では、BGAを高密度化した「FBGA(Fine-pitch BGA)」が1000端子(ピン)を超える入出力端子を表面実装型で実現した。それまでの主流であったQFPの端子数は、最大で300ピン前後だった。さらにQFPでは長いリードによる寄生素子とインピーダンス不整合が、高速化を妨げていた。FBGAはパッケージ基板が配線基板なのでインピーダンスの制御が容易であり、配線長が短い。高速動作に適している。

 小型化では、ウエハーレベルでシリコンダイに近い寸法のパッケージを製造する「WL-CSP(Wafer Level-Chip Scale Package)」が開発され、100ピン前後では主流となっている。WL-CSPはウエハーレベルで一括製造することから、パッケージのコストを大きく下げることにも成功した。

 WL-CSPの弱点は端子ピッチの狭さにある。これはプリント配線基板の製造を難しくする。さらに、シリコンダイの寸法に対して入出力端子数が多くなると、全ての端子を収容できなくなるという問題が生じる。

 そこで開発されたのが、シリコンダイの入出力パッドから端子を外側に引き出す「FO-WLP(Fan Out-Wafer Level Package)」である。今後はFO-WLPが、400ピンを超えるような多端子の領域で普及していく。

代表的な半導体パッケージのサイズと端子数の動向(2016年と2026年)。QFPの適用領域が縮小し、FO-WLPの適用領域が拡大する。出典:JEITA(クリックで拡大)

 また最近の重要なトレンドに、複数のシリコンダイを1個のパッケージにまとめる「SiP(System in Package)」がある。SiPは、1枚のシリコンダイに複数の機能を内蔵するSoC(System on a Chip)と比較されることが多い。SiPは機能別、あるいは製造技術別に異なるシリコンダイを組み合わせるので、SoCに比べると開発期間が大幅に短く、製造コストでも有利になることが少なくない。一方で一定数量を超える生産が見込め、製造プロセスがあまり複雑にならない場合は、SoCが製造コストで有利になる。また小型化と薄型化では、当然ながらSoCが優位に立つ。

 SiPには数多くの実現技術が存在する。PoP(Package on Package)、FO-WLP、FBGA、3次元(3D)積層、2.X次元(2.XD)積層などである。

次回に続く

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