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» 2021年07月09日 10時30分 公開

FinFETの「次の次」に来るトランジスタ技術福田昭のデバイス通信(308) imecが語る3nm以降のCMOS技術(11)(2/2 ページ)

[福田昭,EE Times Japan]
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pチャンネルにnチャンネルのトランジスタを重ねる3次元構造

 CFETの考え方は単純だ。平面状のpチャンネルMOSFETとnチャンネルMOSFETで構成されるCMOSインバーターは、細長いゲート電極を共有する。ここでゲート電極の中央を区切りとして2つのトランジスタを折りたたむ。pチャンネルFETの上にnチャンネルFETを重ねた3次元(3D)積層構造のトランジスタ対となる。

 pチャンネルFETが下になるのは、製造工程としては先にpチャンネルFETを作り、後でnチャンネルFETを作るという順番が標準的なことによる。原理的にはnチャンネルFETを下にしてもCFETを作れる。

「コンプリメンタリFET(C(Complementary)FET)」の考え方。Sはソース、Dはドレイン、Gはゲートである。出典:imec(IEDM2020のチュートリアル講演「Innovative technology elements to enable CMOS scaling in 3nm and beyond - device architectures, parasitics and materials」の配布資料) (クリックで拡大)

2nm以降の技術世代でトランジスタの候補となる

 CFETの特徴をあらためて述べるとまず、CMOS基本セルの縮小がある。従来のトランジスタ回路に比べてシリコン面積が約半分に減る。2個のトランジスタで構成するCMOSデバイスを、1個のトランジスタに近いシリコン面積で作れる。またゲートのピッチをあまり詰めずに済む。さらには、pチャンネルの材料とnチャンネルの材料を独立に選べる。

「コンプリメンタリFET(C(Complementary)FET)」の特徴と、試作したトランジスタの断面構造を電子顕微鏡で観察した画像。出典:imec(IEDM2020のチュートリアル講演「Innovative technology elements to enable CMOS scaling in 3nm and beyond ‐ device architectures, parasitics and materials」の配布資料) (クリックで拡大)

 CFETがCMOSロジックの有力候補となるのは、2nm以降の技術世代である。1.5nm世代あるいは1.0nm世代で、CFETが必要になるとみられる。

次回に続く

⇒「福田昭のデバイス通信」連載バックナンバー一覧

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