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» 2021年07月16日 11時30分 公開

次々世代のトランジスタ技術「コンプリメンタリFET」の構造と種類福田昭のデバイス通信(310) imecが語る3nm以降のCMOS技術(13)

今回はCFETのトランジスタ構造と、CFETは製造方法の違いによって2種類に分けられることを説明する。

[福田昭,EE Times Japan]

チャンネルの構造はフィンとナノシートの両方が使える

 半導体のデバイス技術とプロセス技術に関する世界最大の国際学会「IEDM(International Electron Devices Meeting)」は、「チュートリアル(Tutorials)」と呼ぶ技術講座を本会議(技術講演会)とは別に、プレイベントとして開催してきた。2020年12月に開催されたIEDM(Covid-19の世界的な流行によってバーチャルイベントとして開催)、通称「IEDM2020」では、合計で6本のチュートリアル講演が実施された。その中で「Innovative technology elements to enable CMOS scaling in 3nm and beyond - device architectures, parasitics and materials(CMOSを3nm以下に微細化する要素技術-デバイスアーキテクチャと寄生素子、材料)」が非常に興味深かった。講演者は研究開発機関のimecでTechnology Solutions and Enablement担当バイスプレジデントをつとめるMyung‐Hee Na氏である。

 そこで本講座の概要を本コラムの第298回から、シリーズでお届けしている。なお講演の内容だけでは説明が不十分なところがあるので、本シリーズでは読者の理解を助けるために、講演の内容を適宜、補足している。あらかじめご了承されたい。

チュートリアル講演「Innovative technology elements to enable CMOS scaling in 3nm and beyond - device architectures, parasitics and materials(CMOSを3nm以下に微細化する要素技術-デバイスアーキテクチャと寄生素子、材料)」のアウトライン。講演スライド全体から筆者が作成したもの。前々回から「FinFETの「次の次」に来るトランジスタ技術(コンプリメンタリFET)」の講演部分を紹介している(クリックで拡大)

 前々回から、3番目のパートである「FinFETの「次の次」に来るトランジスタ技術(コンプリメンタリFET)」の講演部分を紹介している。同回は、「コンプリメンタリFET(C(Complementary)FET)」の基本的な概念と、期待できる利点を説明した。前回はCFETのトランジスタ構造がCMOS基本セル(スタンダードセル)の微細化に与えるメリットを解説した。今回はCFETのトランジスタ構造を述べるとともに、CFETは製造方法の違いによって2種類に分けられることを説明する。

 始めはCFETの断面構造を述べよう。最下層にBPR(Buried Power Rail)技術による埋め込み電源配線(VDD)と埋め込み接地配線(VSS)があり、その上にpチャンネルMOSFET(pFET)のチャンネル(フィンあるいはナノシート)、それからコンタクト電極(ボトム電極)がくる。pFETと埋め込み電源配線(VDD)がビアを介して接続される。

 ボトム電極の上には、nチャンネルMOSFET(nFET)のチャンネル(フィンあるいはナノシート)があり、チャンネルを囲むようにコンタクト電極(トップ電極)がくる。ボトム電極とトップ電極はビアを介して第0層金属配線(M0)につながる。

CFETの断面構造(左)と鳥瞰図(右)。出典:imecが2019年12月に国際学会IEDMで発表した論文「Enabling Sub-5nm CMOS Technology Scaling Thinner and Taller!」(論文番号29.4)から(クリックで拡大)

 ここで重要なのは、CFETはチャンネルの構造とは別の概念であることだ。例えばpFETがFin(フィン)FET、nFETがナノシート構造といった選択肢が十分にあり得る。

モノリシック製造とシーケンシャル製造

 CFETの製造方法は大きく分けると2種類ある。1つは、成膜工程やエッチング工程、拡散工程などを繰り返して2つのトランジスタを垂直に積み上げる方法である。「モノリシック(Monolithic)CFET」と呼ぶ。もう1つは、下側(底側)のトランジスタを作り込んでから、その上に別のウエハーを貼り合わせて上側(頂側)のトランジスタを製造する方法である。「シーケンシャル(Sequential)CFET」と呼ぶ。

「モノリシック(Monolithic)CFET」(左)と「シーケンシャル(Sequential)CFET」(右)の概要。出典:imec(IEDM2020のチュートリアル講演「Innovative technology elements to enable CMOS scaling in 3nm and beyond - device architectures, parasitics and materials」の配布資料) (クリックで拡大)

 モノリシックCFETの利点は、製造コストが低いこと、上下のトランジスタを電気的に接続する部分の寄生素子(抵抗と静電容量)が小さいことだ。弱点は、高いアスペクト比の微細加工を必要とすること、垂直方向の積み上げプロセスが複雑であること、チャンネルの材料を選べないこと(化合物半導体といった高移動度材料を採用できないこと)、である。

 シーケンシャルCFETの利点は、製造プロセスが比較的簡素であり、高いアスペクト比の加工が不要であること、チャンネルの材料を選べる(高移動度材料を利用できる)こと、上側と下側のゲート電極の接続レイアウトがかなり自由であることだ。弱点は、上側のトランジスタを形成するプロセスを比較的低い温度にとどめる必要があること、ウエハーの貼り合わせによる欠陥が発生する恐れがあること、下側のトランジスタが高温プロセスによって不安定になる恐れがあること、である。

次回に続く

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