3nm以降のCMOSロジックを支える多層配線技術：福田昭のデバイス通信（318） imecが語る3nm以降のCMOS技術（21）（2/2 ページ）

[福田昭，EE Times Japan]

微細化限界が近づく銅（Cu）の多層配線

　最近のCMOSロジックを支える多層配線技術は、銅（Cu）配線である（参考記事：「オンチップの相互接続技術を過去から将来まで概観」）。製造プロセスとしてはダマシン技術（絶縁膜をエッチングして溝に金属をメッキする技術）とCMP技術（平坦化技術）を駆使する。

　銅（Cu）配線の欠点は、微細化によって配線抵抗が急激に増加することだ。Cu原子は周囲に拡散しやすいので、拡散を防ぐバリア層をCu金属層と絶縁膜の境界に成膜する。このバリア層は電気抵抗が高く、さらには薄くしづらい。このため、Cu配線層の断面寸法を縮小すると、バリア層（高抵抗層）の比率が増えてしまう（参考記事：「銅（Cu）配線の微細化と抵抗値の増大」）。

　微細化による電気抵抗の増大を緩和する方法は2つある。1つは、Cu配線層を高くすること。もう1つは、配線金属をバリア層が不要な材料に変更することである。imecは講演で主に、配線金属をCuからルテニウム（Ru）に変更する試みを述べていた。

　現行のリソグラフィ技術でも、2nm以下の技術世代に相当する、16nmという非常に狭いピッチの平行配線パターンを形成できる。ArFの液浸露光技術と、マルチパターニング技術を組み合わせる。マルチパターニング技術は、SAOP（自己整合8回パターニング）を選択する。これらの要素技術によってimecは2018年に、16nmピッチの平行配線パターンを試作発表済みだ。

16nmと狭いピッチの平行配線パターンを形成した断面の電子顕微鏡観察像。出典：imec（IEDM2020のチュートリアル講演「Innovative technology elements to enable CMOS scaling in 3nm and beyond - device architectures, parasitics and materials」の配布資料）

　ただし、試作した平行配線パターンは実用的とは言い難い。SAOPは製造のスループットを著しく低下させる。また配線寸法のばらつきが大きく、抵抗値と容量値が配線ごとに大きく変化する。さらには配線抵抗そのものが高い。これらの課題を解決する必要がある。

（次回に続く）

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