「CoWoS」の標準アーキテクチャが顧客による開発期間を短縮：福田昭のデバイス通信（336） TSMCが開発してきた最先端パッケージング技術（9）（1/2 ページ）

今回は「CoWoS」の標準仕様について解説する。【訂正あり】

[福田昭，EE Times Japan]

Siインターポーザがパッケージ内部の歪みを4割に縮小

　高性能プロセッサとその関連技術に関する国際学会「Hot Chips」がことし（2021年）8月22日〜24日にオンラインで開催された。「Hot Chips」は高性能プロセッサの最新技術情報を入手できる貴重な機会として知られている。会期は3日間で、初日が「チュートリアル（Tutorials）」と呼ぶ技術講座、2日目と3日目が「カンファレンス（Conference）」と呼ぶ技術講演会となっており、講演会とは別にポスター発表の機会も用意される。オンライン開催となったことしは、あらかじめ録画されたビデオをプログラムに沿って公開する形式となった。参加登録者は開催後も一定の期間は、オンデマンドで講演を聴講できる。

　初日の「チュートリアル（Tutorials）」では、13件の講演が実施された。その中で「先進パッケージング技術」に関する講演「TSMC packaging technologies for chiplets and 3D（チップレットと3次元集積に向けたTSMCのパッケージング技術）」が極めて興味深かった。講演者はTSMCで研究開発担当バイスプレジデント（現在はシステム集積化手法開発担当バイスプレジデント）をつとめるDouglas Yu氏である。

　そこで本講演の概要を第328回から、シリーズでお届けしている。なお講演の内容だけでは説明が不十分なところがあるので、本シリーズでは読者の理解を助けるために、講演の内容を適宜、補足している。あらかじめご了承されたい。

講演「TSMC packaging technologies for chiplets and 3D（チップレットと3次元集積に向けたTSMCのパッケージング技術）」のアウトライン［クリックで拡大］ 出所：TSMC（Hot Chips 33の講演「TSMC packaging technologies for chiplets and 3D」のスライドから）

　本シリーズの前々回と前回は、高性能コンピューティング（HPC）向けパッケージング技術「CoWoS（Chip on Wafer on Substrate、コワース）」が10年前（2011年）に登場してから、現在（2021年）に至るまでの改良の歩みを振り返った。10年前に開発された初代の「第1世代」から現在の「第5世代」まで、世代ごとに集積規模の拡大と性能の向上を継続してきた。世代交代の間隔は2年〜3年とかなり短い。なお本シリーズの初回で説明したように「CoWoS」には派生品が開発されており、これまでのメインストリーム品は名称が「CoWoS_S」に変更されている。「_S」は中間基板（インターポーザ）にシリコン（Si）基板を使っていることを意味する。

　Siインターポーザは高密度接続のほかに、パッケージ基板（樹脂基板）とシリコンダイ（ロジックダイやメモリダイなど）の間に生じる熱歪みを緩和するという重要な役目を担う。例えば7nm世代のCMOSロジックでフリップチップ接続パッケージとCoWoSパッケージのCPI（Chip Package Interaction）ストレスを比較した結果を講演では示していた。パッケージ基板（樹脂基板）にフリップチップ接続した700mm²のSoC（System on a Chip）ダイでCPIストレスを「1」とすると、CoWoS_S技術でパッケージングした840mm²のSoCダイはCPIストレスが0.4と小さくなる。

【訂正：2022年1月13日15時　当初、CPIを「命令当たりのクロック数」と記載していましたが、「Chip Package Interaction」の誤りです。訂正し、お詫び致します（編集部）。】

「CoWoS_S」とフリップチップでCPI（Chip Package Interaction）ストレスを比較。Siインターポーザが熱歪みを緩和するので、「CoWoS_S」のCPIストレス（相対値）はフリップチップに比べて0.4と小さくなる［クリックで拡大］ 出所：TSMC（Hot Chips 33の講演「TSMC packaging technologies for chiplets and 3D」のスライドから）