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» 2021年12月06日 11時30分 公開

「CoWoS」の標準アーキテクチャが顧客による開発期間を短縮福田昭のデバイス通信(336) TSMCが開発してきた最先端パッケージング技術(9)(2/2 ページ)

[福田昭,EE Times Japan]
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広帯域メモリ「HBM」とSoCを混載する「CoWoS_S」の構成とレイアウトを標準化

 「CoWoS_S」の主流は、広帯域メモリモジュール「HBM(High Bandwidth Memory)」と大規模なSoCを混載した高性能サブシステムである。Siインターポーザを介してHBMとSoCを接続することで、広帯域のメモリアクセスを実現する。

 「HBM」の仕様は世代ごとに共通規格が定められている。製品への普及は第2世代の「HBM2」から始まった。次の世代はHBM2の強化版「HBM2E」である。さらに次の世代は「HBM3」で、大容量化と広帯域化が進む。加えて「CoWoS_S」に搭載するHBMの数量は増加し、Siインターポーザの面積は拡大し、SoCの製造技術は微細化する。SoCはシングルダイからチップレット、さらにはSoIC(System on Integrated Chips)へと形態を変える。「CoWoS_S」を構成する要素技術は増加し、かつ複雑になる。

広帯域メモリモジュール「HBM」の進化(横軸)と、対応する「CoWoS_S」の消費電力、速度、メモリ帯域の推移(縦軸)[クリックで拡大] 出所:TSMC(Hot Chips 33の講演「TSMC packaging technologies for chiplets and 3D」のスライドから)

 そこでTSMCは、顧客である半導体ベンダーが「CoWoS_S」を採用したサブシステムを素早く開発できるように、構成とレイアウトを標準化した「CoWoS_S STAR(STandard ARchitecture)」を提供している。HBM2に対応する「STAR 1.0」と、HBM2Eに対応する「STAR 2.0」を用意した。

SoCとHBMを混載する「CoWoS_S」の構成を標準化した「CoWoS_S STAR」の概要[クリックで拡大] 出所:TSMC(Hot Chips 33の講演「TSMC packaging technologies for chiplets and 3D」のスライドから)

 標準化しているのはSiインターポーザの最大寸法とHBMの個数、それからシリコンダイのレイアウトなどである。最大構成と中間の構成、最小構成の3つの基本仕様を顧客は選べる。

 最大構成は、レチクルの2倍に相当する露光面積のSiインターポーザを最大寸法とする。SoC(あるいはASIC)を中央にレイアウトし、その左右に3個ずつのHBMを配置する。中間の構成はレチクルの1.5倍に相当する露光面積をSiインターポーザの最大寸法とする。SoCは中央にレイアウトし、その左右に2個ずつのHBMを配置する。最小構成はレチクルの1.3倍に相当する露光面積をSiインターポーザの最大寸法とする。SoC(あるいはASIC)の側面に沿って2個のHBMを配置している。

 最大構成から最小構成までの標準仕様は、HBM2対応の「STAR 1.0」とHBM2E対応の「STAR 2.0」で変わらない。「STAR 1.0」の開発資産を「STAR 2.0」で再利用することを意識しているように見える。

次回に続く

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