TSMCがHPC向け「N4X」プロセスを発表：5nmプロセスを拡張

[Stefani Munoz，EE Times]

　TSMCが発表した新しいプロセス技術は、HPC（高性能コンピューティング）のワークロードおよびデバイスに向けたものだ。新しい「N4X」プロセスノードは5nmプロセス（「N5」）の拡張版で、2023年前半にリスク生産が開始される予定となっている。

　N4Xは、N5に比べ、性能が最大15％向上し、4nmプロセスの改良版である「N4P」と比べても、1.2V使用時に最大4％の性能向上が見込めるとする。

　TSMCはこれまで、「N5A」および「N6RF」技術をベースとしたHPC向けのプロセス技術を発表している。N4Xは、N5Aを強化し、性能と最大クロック周波数を向上させた設計になっている。

TSMCのプロセス技術のロードマップ［クリックで拡大］ 出所：TSMC

　N4XはTSMCがHPC市場に本格的に進出するための足掛かりになる。同社は、HPCが最も急速に成長している事業分野の1つであると述べる。

　TSMCの2021年第3四半期の売上高は、前年同期比13.8％増となる1562億6000万ニュー台湾ドル（55億6000万米ドル）を記録した。同社は、スマートフォン、IoT（モノのインターネット）、自動車用アプリケーション、HPCなど4つの成長プラットフォームにおける需要増が売り上げ増の要因であるとしている。HPC向けのプロセス技術は、2022年まで引き続き成長を提供すると予想している。

　TSMCのビジネス開発担当上級副社長であるKevin Zhang氏は、「HPC分野の需要はとどまるところを知らず、TSMCは究極の性能を引き出すために当社の『X』半導体技術を調整しただけでなく、当社の3D ICプラットフォームである『3DFabric』と組み合わせた」と述べた。

　TSMCのHPC事業開発担当ディレクターであるYujun Li氏は、HPC向けチップの製造では、同社の最大レチクルサイズに近づいており、コンピューティング需要の増加に対応できると強調した。「当社の顧客は、最先端のコンピューティングチップの数を増加することで、最大の計算能力を得ることができる。チップレット技術を適用し、ロジック、アナログ、I/O、メモリなどそれぞれを最適化することも可能だ」（同氏）

【翻訳、編集：EE Times Japan】

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