チップレットは「ムーアの法則」を救うのか？：今後数年で主流になる可能性（3/3 ページ）

[Steve Leibson，EE Times]

EliyanのD2D通信向け高速PHY

　D2D通信向け高速PHY IP（Intellectual Property） は、Innosilicon TechnologyやCadence、Synopsysなど、複数のIP企業が提供している。UCIe PHY市場に新規参入した米スタートアップのEliyan Corporation（以下、Eliyan）は最近、同社のD2D PHY IP「NuLink」の最初のチップを実現し、その成果を発表した。

　EliyanのPHY技術は、D2Dインターコネクトに不可欠な3つの要素、具体的にはレーンあたりの帯域幅、転送ビットあたりの消費電力、有機基板の距離に対するビットレート性能に焦点を当てている。

　Eliyanは最近、現行のNuLink PHYを搭載した最初のテストチップレットのテストを完了した。このテストチップレットは、TSMCの5nm世代のCMOSプロセス「N5」技術で製造され、1チャンネルあたり16レーンの4チャンネルを統合している。各チャンネルには、1つのクロック信号ペアを備えた16ビットレーンがある。Eliyanは、このテストチップレット10個を、各ペア間の間隔が異なる5つの送信／受信ペアとして有機基板上に集積し、有機基板上でのNuLink PHYの到達範囲をテストした。

　送信／受信チップレットペアの間隔は、19〜21.5mm、15〜17.5mm、10〜12.5mm、5〜7.5mm、2〜4.5mmで、ペア間の間隔の幅は、各レーンにおけるチップレットの信号ラインバンプの位置のばらつきによって生じるものである。

Eliyanは、この有機テスト基板にTSMCのN5プロセスで製造したテストチップレットを集積してUCIe PHYのテストを実施した。この有機テスト基板は、分離距離の異なる5つの送信／受信チップレットペアを備える［クリックで拡大］ 出所：Eliyan Corporation

　これらのテストチップレットは、テスト基板上の全ての分離距離において、単方向動作でレーン当たり32Gbps、双方向動作でレーン当たり40Gbps（各方向で同時に20Gbps）を達成した。レーン当たり最大32Gbpsの全ての単方向動作において、シリコンで測定した消費エネルギーは、全ての分離距離でビット当たり0.5pJ未満である。

　UCIeコンソーシアムが標準PHYを含む必須規格を策定し、アセンブリやパッケージング、テスト企業を含む最低限必要な数の企業がチップレットエコシステムに参加するまでは、チップレット市場は小規模なままで、チップレットの利用はAMDやIntel、MediaTek、NVIDIAなどのパイオニアになる余裕がある大手半導体サプライヤーに限定されるだろう。

　しかし、UCIeコンソーシアムの会員数が大規模かつ急速に増加していることは、チップレット技術への関心が相当なものであることを示している。チップレット技術は既に勢いを増していて、今後数年で主流になる可能性があるといえるだろう。

【翻訳：田中留美、滝本麻貴、編集：EE Times Japan】

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