ARMから見た7nm CMOS時代のCPU設計（14）〜次々世代の異次元トランジスタ：福田昭のデバイス通信（25）（2/2 ページ）

[福田昭，EE Times Japan]

半導体FETの究極は垂直方向のナノワイヤ

　シリコン面積当たりのトランジスタ数（トランジスタ密度）をHNW構造よりも高めるには、円筒状のチャンネルをシリコンウエハー表面と垂直な方向に配置する。この構造は「バーチカルナノワイヤ（VNW）」と呼ばれる。VNW構造は、既存の半導体材料を前提としたときは、究極のトランジスタ密度を得られる構造といえる。

　実は、VNW構造に類似のトランジスタは既に量産が始まっている。最先端NANDフラッシュメモリが採用したメモリセル構造「3D NAND」である。細長い円筒状のチャンネルに32個から48個ものセルトランジスタを作り込んだ構造であり、製造がきわめて難しい。現在のところ、チャンネルのピッチは40nm近くあるので、ナノワイヤと呼べるほどチャンネルは細くない。だが近い将来、ナノワイヤ・レベルの微細な加工を必要とする段階へと移行する可能性は低くない。

FinFET（左）とVNW構造のFET（右）（クリックで拡大） 出典：ARM

　ただし、メモリとロジックでは根本的に異なる点がある。それはレイアウト設計だ。メモリセルアレイはマトリクス配置なので、VNW構造でも比較的容易に配置配線の設計を実行できる。これに対して数多くのスタンダードセルを用意するロジックでは、VNW構造を前提としたスタンダードセルは、どのような構造になるのかが未知数である。考えるのは早過ぎる課題かもしれないが、VNW構造のFETを実用化するときにスタンダードセル設計が避けて通れない課題であることも、確かなのである。

スタンダードセルのレイアウト（左）とVNW構造（右）（クリックで拡大） 出典：ARM

7nm世代以降のトランジスタは混沌（こんとん）の状態

　ARMは講演で、従来から次世代、次々世代に至るトランジスタを一覧表でまとめて示した。一覧表の左端が従来のトランジスタ（プレーナのバルク）、右端が次々世代のトランジスタ候補となっており、おおむね、左から右へと時間が進んでいる。

　既存技術であるプレーナ・バルク・トランジスタは電圧スケーリングが限界に来ている。性能とリーク電流が良好でいられるのは20nm世代まで、スケーリング則がかろうじて成り立つのも20nm世代までである。

　最新技術であるFinFETは電圧スケーリングがまだ可能で、7nm世代までは行けそうだとの見解である。代替候補のトンネルFET（TFET）はまだ、未知数の部分が多い。QWFET（量子井戸）FETはFinFETと同様の見込みがありそうだ。HNW（ホリゾンタルナノワイヤ）は電圧スケーリングと微細化は可能だが、リーク電流やばらつきなどは未知数である。

従来から次世代、次々世代を担うトランジスタ構造の候補（クリックで拡大） 出典：ARM

（次回に続く）