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「福田昭のデバイス通信」関連の最新 ニュース・レビュー・解説 記事 まとめ

「福田昭のデバイス通信」に関する情報が集まったページです。

福田昭のデバイス通信(330) TSMCが開発してきた最先端パッケージング技術(3):
モバイル向け小型薄型パッケージ「InFO」が進化
TSMCが開発してきた先進パッケージング技術の最新動向を紹介する。始めは全体のトレンドを示す。(2021/10/26)

福田昭のデバイス通信(329) TSMCが開発してきた最先端パッケージング技術(2):
システムの性能向上に不可欠となった先進パッケージング技術
今回は、フロントエンド3Dとバックエンド3Dを解説する他、TSMCが「CSYS(Complementary Systems, SoCs and Chiplets integration、シーシス)」と呼ぶソリューションを紹介する。(2021/10/20)

福田昭のデバイス通信(328) TSMCが開発してきた最先端パッケージング技術(1):
チップレットと3次元集積が「ムーアの法則」を牽引
今回から、2021年8月にオンラインで開催された「Hot Chips」の技術講座より、「TSMC packaging technologies for chiplets and 3D(チップレットと3次元集積に向けたTSMCのパッケージング技術)」の講演内容を紹介する。(2021/10/18)

福田昭のデバイス通信(327) imecが語る3nm以降のCMOS技術(30):
「システム・製造協調最適化(STCO)」の実現技術(後編)
本シリーズの最終回となる今回は、前回に続き「システム・製造協調最適化(STCO)」を解説する。(2021/10/11)

福田昭のデバイス通信(326) imecが語る3nm以降のCMOS技術(29):
「システム・製造協調最適化(STCO)」の実現技術(前編)
7nm以降の技術ノードでは、「設計・製造協調最適化(DTCO)」だけでなく、「システム・製造協調最適化(STCO:System Technology Co-Optimization)」も利用することでPPAあるいはPPACのバランスを調整することが求められるようになってきた。(2021/10/5)

福田昭のデバイス通信(325) imecが語る3nm以降のCMOS技術(28):
FinFETの実用化で必須となった「設計・製造協調最適化(DTCO)」
今回から、「設計・製造協調最適化(DTCO)からシステム・製造協調最適化(STCO)へ」の講演概要を説明する。(2021/9/30)

福田昭のデバイス通信(324) imecが語る3nm以降のCMOS技術(27):
2層上下の配線層をダイレクトに接続する「スーパービア」の課題(後編)
後編となる今回は、1本のスーパービアがブロックするトラック数を減らしたときに生じる問題と、その解決策を述べる。(2021/9/27)

福田昭のデバイス通信(323) imecが語る3nm以降のCMOS技術(26):
2層上下の配線層をダイレクトに接続する「スーパービア」の課題(前編)
今回から、スーパービアが抱える本質的な課題と、その解決策を前後編の2回に分けて解説する。(2021/9/22)

福田昭のデバイス通信(322) imecが語る3nm以降のCMOS技術(25):
多層配線のビア抵抗を大幅に低減する「スーパービア」
今回は、奇数番号(あるいは偶数番号)で隣接する配線層(2層上あるいは2層下の配線層)を接続するビア電極の抵抗を大幅に下げる技術、「スーパービア(supervia)」について解説する。(2021/9/16)

福田昭のデバイス通信(321) imecが語る3nm以降のCMOS技術(24):
CMOS多層配線の高密度化を支えるビア電極の微細化
今回は、多層配線技術の中核を成すビア電極技術について解説する。(2021/9/13)

福田昭のデバイス通信(320) imecが語る3nm以降のCMOS技術(23):
高アスペクト比、バリアレス、エアギャップが2nm以降の配線要素技術
今回は、銅配線からルテニウム配線への移行と微細化ロードマップについて紹介する。(2021/9/9)

福田昭のデバイス通信(319) imecが語る3nm以降のCMOS技術(22):
高融点金属の多層配線技術が2nm以降のCMOSを実現
前回から「次世代の多層配線(BEOL)技術」の講演内容を紹介している。今回は、銅(Cu)以外の配線技術を導入する際の候補となる高融点金属について解説する。(2021/9/6)

福田昭のデバイス通信(318) imecが語る3nm以降のCMOS技術(21):
3nm以降のCMOSロジックを支える多層配線技術
「IEDM2020」の講演内容を紹介するシリーズ。今回から、「次世代の多層配線(BEOL)技術」の講演内容を紹介していく。(2021/9/1)

福田昭のデバイス通信(317) imecが語る3nm以降のCMOS技術(20):
10nm以下の極短チャンネルを目指す2次元(2D)材料のトランジスタ
今回は、2次元材料の特長と、集積回路の実現に向けた課題について紹介する。(2021/8/27)

福田昭のデバイス通信(316) imecが語る3nm以降のCMOS技術(19):
サブナノメートル時代を見据える2次元(2D)材料のトランジスタ
「IEDM2020」の講演内容を紹介するシリーズ。今回から、「さらにその先を担うトランジスタ技術(ポストシリコン材料)」の講演部分を解説する。(2021/8/24)

福田昭のデバイス通信(315) imecが語る3nm以降のCMOS技術(18):
次々世代のトランジスタ「シーケンシャルCFET」でシリコンの限界を突破(後編)
後編となる今回は、「シーケンシャル(Sequential)CFET」の具体的な試作例を紹介する。(2021/8/5)

福田昭のデバイス通信(314) imecが語る3nm以降のCMOS技術(17):
次々世代のトランジスタ「シーケンシャルCFET」でシリコンの限界を突破(前編)
今回と次回は「シーケンシャル(Sequential)CFET」の重要な特徴である、ボトム側とトップ側で異なるトランジスタ材料が選べることの利点と、実際にCFETを試作した事例を解説する。(2021/8/3)

福田昭のデバイス通信(313) imecが語る3nm以降のCMOS技術(16):
次々世代のトランジスタ「シーケンシャルCFET」が抱える、もう1つの課題
今回は前回に続いてシーケンシャルCFETの講演部分を説明する。モノリシックCFETに比べるとシーケンシャルCFETの製造プロセスは難しくない。ただし製造プロセスには大きな制約が付きまとう。前回はその1つである、ウエハーを貼り合わせる界面で欠陥が発生する問題と対策を述べた。今回はもう1つの課題である、温度条件を解説しよう。(2021/7/30)

福田昭のデバイス通信(312) imecが語る3nm以降のCMOS技術(15):
次々世代のトランジスタ「シーケンシャルCFET」の製造プロセス
今回は、下側(底側、ボトム側)のトランジスタを作り込んでから、その上に別のウエハーを貼り合わせて上側(頂側、トップ側)のトランジスタを作成する「シーケンシャル(Sequential)CFET」の製造プロセスを解説する。(2021/7/27)

福田昭のデバイス通信(311) imecが語る3nm以降のCMOS技術(14):
次々世代のトランジスタ「モノリシックCFET」の製造プロセス
今回から、2種類のCFETの製造プロセスを解説していく。始めは「モノリシックCFET」を取り上げる。(2021/7/21)

福田昭のデバイス通信(310) imecが語る3nm以降のCMOS技術(13):
次々世代のトランジスタ技術「コンプリメンタリFET」の構造と種類
今回はCFETのトランジスタ構造と、CFETは製造方法の違いによって2種類に分けられることを説明する。(2021/7/16)

福田昭のデバイス通信(309) imecが語る3nm以降のCMOS技術(12):
コンプリメンタリFET(CFET)でCMOS基本セルの高さを半分に減らす
引き続き、FinFETの「次の次」に来るトランジスタ技術(コンプリメンタリFET/CFET)の講演部分を紹介する。今回は、CFETがCMOS基本セルの微細化に与えるメリットを具体的に解説する。(2021/7/13)

福田昭のデバイス通信(308) imecが語る3nm以降のCMOS技術(11):
FinFETの「次の次」に来るトランジスタ技術
今回から、「FinFETの「次の次」に来るトランジスタ技術(コンプリメンタリFET)」の講演部分を解説する。(2021/7/9)

福田昭のデバイス通信(307) imecが語る3nm以降のCMOS技術(10):
論理回路セルとSRAMセルを縮小するフォークシート構造
今回は基本的な論理回路セルとSRAMセルで、FinFETとナノシート構造、フォークシート構造のシリコン面積がどのくらい変化するかを説明する。(2021/7/5)

福田昭のデバイス通信(306) imecが語る3nm以降のCMOS技術(9):
フォークシート構造のCMOSロジック製造プロセス
今回は、フォークシート構造のCMOSロジックを製造するプロセスを解説するとともに、試作したトランジスタの断面を電子顕微鏡と蛍光X線分析で観察した画像を提示する。(2021/7/1)

福田昭のデバイス通信(305) imecが語る3nm以降のCMOS技術(8):
フォークシート構造のトランジスタが次世代以降の有力候補である理由
今回は、CMOSロジックの基本セル(スタンダードセル)を微細化する手法の変化と、フォークシート構造の利点について解説する。(2021/6/28)

福田昭のデバイス通信(304) imecが語る3nm以降のCMOS技術(7):
ナノシート構造を超える高い密度を実現するフォークシート構造のトランジスタ
前回に続き、「FinFETの次に来るトランジスタ技術(ナノシートFETとフォークシートFET)」の講演部分を紹介する。imecは、フォークシート構造のトランジスタの研究開発に力を入れている。(2021/6/24)

福田昭のデバイス通信(303) imecが語る3nm以降のCMOS技術(6):
フィンFET(FinFET)の次に来るトランジスタ技術
今回からは「FinFETの次に来るトランジスタ技術(ナノシートFETとフォークシートFET)」の講演部分を報告していく。(2021/6/21)

福田昭のデバイス通信(302) imecが語る3nm以降のCMOS技術(5):
電源供給配線網(PDN)をシリコンダイの裏面に配置して電源をさらに安定化
今回は、CMOSロジックの基本セル(スタンダードセル)に電源を分配する電源供給配線網(PDN:Power Delivery Network)のレイアウトを解説する。(2021/6/17)

福田昭のデバイス通信(301) imecが語る3nm以降のCMOS技術(4):
埋め込み電源配線の構造と材料選択
今回は、BPR(Buried Power Rail)の複雑な構造を説明する略語を定義するとともに、金属材料の候補を解説する。(2021/6/11)

福田昭のデバイス通信(300) imecが語る3nm以降のCMOS技術(3):
電源/接地線の埋め込みで回路ブロックの電圧降下を半分以下に低減
電源/接地配線を基板側に埋め込む「BPR(Buried Power Rails)」について解説する。(2021/6/8)

福田昭のデバイス通信(299) imecが語る3nm以降のCMOS技術(2):
CMOSロジックの高密度化を後押しする次世代の電源配線技術
今回は、CMOSロジックの高密度化手法を簡単に解説する。(2021/6/4)

福田昭のデバイス通信(298) imecが語る3nm以降のCMOS技術(1):
微細化の極限を目指すCMOSロジックの製造技術
「IEDM2020」から、imecでTechnology Solutions and Enablement担当バイスプレジデントをつとめるMyung‐Hee Na氏の講演内容を紹介する。CMOSを3nm以下に微細化するための要素技術を解説する講演だ。(2021/5/28)

福田昭のデバイス通信(297) Intelが語るオンチップの多層配線技術(18):
将来の先端半導体を担うモノリシックな3次元集積化技術
本シリーズの最終回となる今回は、シングルダイ(1枚のシリコンダイ)にモノリシックに成長させる3次元集積化技術について解説する。(2021/1/19)

福田昭のデバイス通信(296) Intelが語るオンチップの多層配線技術(17):
異種デバイスの融合を実現する3次元集積化技術
今回は、異種デバイスの融合を実現する3次元(3D)集積化技術の概要を説明する。(2021/1/15)

福田昭のデバイス通信(295) Intelが語るオンチップの多層配線技術(16):
自己組織化単分子(SAM)膜を使った選択成長プロセス
今回は、自己組織化単分子(SAM)膜を使った選択成長の工程を説明する。(2021/1/12)

福田昭のデバイス通信(294) Intelが語るオンチップの多層配線技術(15):
ビアの位置ずれ不良を救う選択成長技術
今回から、基板表面の一部だけを選んで薄膜を堆積(成長)させる技術(「選択デポジション(selective deposition)」あるいは「選択成長(selective growth)」)と、選択成長技術がビアの位置ずれ不良に応用できることを説明する。(2021/1/6)

福田昭のデバイス通信(293) Intelが語るオンチップの多層配線技術(14):
EUVリソグラフィを補完する自己組織化リソグラフィ
今回は、自己組織化リソグラフィがEUV(極端紫外線)リソグラフィの弱点を補完する技術であることを説明する。(2020/12/25)

福田昭のデバイス通信(292) Intelが語るオンチップの多層配線技術(13):
自己組織化リソグラフィによる微細な配線パターンの形成
前回に続き、「自己組織化リソグラフィ(DSAリソグラフィ)」について解説する。(2020/12/22)

福田昭のデバイス通信(291) Intelが語るオンチップの多層配線技術(12):
露光技術の微細化限界を突破する自己組織化技術
今回から、ArF液浸技術やEUV(極端紫外線)技術などの露光技術の微細化限界を超える、あるいはこれらの露光技術を延命させる次世代のリソグラフィ技術「自己組織化リソグラフィ」をご紹介する。(2020/12/18)

福田昭のデバイス通信(290) Intelが語るオンチップの多層配線技術(11):
多層配線の性能を向上させるエアギャップと2次元材料
今回は、多層配線の容量を下げる要素技術「エアギャップ」と、多層配線の抵抗を下げる要素技術「2次元(2D)材料」について解説する。(2020/12/15)

福田昭のデバイス通信(289) Intelが語るオンチップの多層配線技術(10):
多層配線のアスペクト比(AR)を高める2つの要素技術
配線のアスペクト比(AR)を高める、2つの要素技術について解説する。(2020/12/11)

福田昭のデバイス通信(288) Intelが語るオンチップの多層配線技術(9):
多層配線のアスペクト比(AR)と抵抗および容量の関係
今回は、配線のアスペクト比(AR)と配線抵抗および配線容量の関係を概説する。(2020/12/8)

福田昭のデバイス通信(287) Intelが語るオンチップの多層配線技術(8):
多層配線のアスペクト比を定義する
今回は、金属配線の抵抗と容量を大きく左右する、配線の「アスペクト比(AR:Aspect Ratio)」について解説する。(2020/12/4)

福田昭のデバイス通信(286) Intelが語るオンチップの多層配線技術(7):
銅配線の微細化限界を拡張するサブトラクティブ技術
前回に続き、配線プロセスの代表であるダマシン技術とサブトラクティブ技術を解説する。(2020/11/30)

福田昭のデバイス通信(285) Intelが語るオンチップの多層配線技術(6):
銅配線の微細化限界を左右するダマシン技術
今回は、配線製造プロセスの基本部分である、配線パターンの形成技術「ダマシン(damascene)技術」と「サブトラクティブ(subtractive)技術」にについて解説する。(2020/11/25)

福田昭のデバイス通信(284) Intelが語るオンチップの多層配線技術(5):
多層配線の微細化と性能向上を両立させる要素技術
今回から、多層配線の微細化と性能向上を両立させる要素技術について解説していく。(2020/11/20)

福田昭のデバイス通信(283) Intelが語るオンチップの多層配線技術(4):
銅(Cu)配線の微細化と静電容量の増大
今回は、銅(Cu)配線の寸法と静電容量(単位長当たりの容量値)の関係を説明する。(2020/11/17)

福田昭のデバイス通信(282) Intelが語るオンチップの多層配線技術(3):
銅(Cu)配線の微細化と抵抗値の増大
引き続き、オンチップの多層配線技術に関するIntelの講演内容を紹介する。今回は、銅配線の寸法と電気抵抗の関係を説明する。(2020/11/6)

福田昭のデバイス通信(281) Intelが語るオンチップの多層配線技術(2):
ムーア則の維持に貢献する配線技術
「VLSIシンポジウム」から、オンチップの多層配線技術に関するIntelの講演内容を紹介するシリーズ。将来の配線技術には、サブトラクティブ法や低誘電率絶縁材料などに期待がかかっている。(2020/11/2)


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