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「SEMICON West 2016」、7nm世代以降のリソグラフィ技術（imec編）：福田昭のデバイス通信（90）（2/2 ページ）

» 2016年09月27日 09時30分公開

[福田昭，EE Times Japan]

ロジックの微細化とその課題

　Lauwers氏はまた、CMOSロジックを微細化していくときの定量的な数値をグラフで示すとともに、微細化の課題を列挙した。

　グラフの縦軸は第2層金属配線のピッチ（標準的なプロセスだとこの配線層が最も密になる、M2ピッチ）、グラフの横軸はコンタクトの多結晶シリコン配線ピッチ（コンタクトピッチ）である。現行世代（N世代）の16／14nmノードだと、例えばコンタクトピッチが78nm、M2ピッチが64nmとなる（曲線なので両者は相反関係にある）。

　N+1世代（10nm世代）では、例えばコンタクトピッチが64nm、M2ピッチが48nmとなる。そしてN+2世代（7nm世代）では例えばコンタクトピッチが42nm、M2ピッチが32nm、N+3世代（5nm世代）では例えばコンタクトピッチが32nm、M2ピッチが24nmと短くなっていく。

　このような微細化を進めていくときの課題は少なくない。レイアウト設計では、バックエンドの金属配線ピッチを詰めすぎないこと、配置配線技術に革新が求められること、トラックの高さを抑えることといった課題がある。デバイス設計では、ゲート長（短チャンネル効果）とコンタクトピッチ（コンタクト抵抗）のトレードオフが厳しくなる。バックエンドの設計では、配線による抵抗増大と容量増大が激しくなる。銅配線に換わる材料の探索が必要になるかもしれない。

CMOSロジックの微細化曲線（面積のスケーリング）と微細化の課題。imecの講演スライドから

（次回に続く）

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