不揮発SRAMでプロセッサの待機時電力を大幅削減：不揮発性パワーゲーティング（2/2 ページ）

[馬本隆綱，EE Times Japan]

NV-SRAMの特性評価結果

　試作したNV-SRAMの特性評価も行った。NVPGでは、セルアレイの全ビットを読み出し／書き込み後に、スリープモード（時間はt_SL）となる。これをn_RW回繰り返し、MTJに書き込みしてからシャットダウン（時間t_SD）し、その後復帰させる。通常のSRAMだと待機時は全てスリープモードとなる。通常動作用と不揮発記憶用の周辺回路を使用しない場合は、電源遮断状態とした。

評価に用いたベンチマークシーケンスと各回路ブロックの動作モード 出典：東京工業大学

　パワーゲーティングの性能指標となるBET（Break-Even Time）から、NV-SRAMのエネルギー性能を解析した。BETは電源遮断によってエネルギーを削減できる最低の電源遮断時間である。BETはn_RWとアレイサイズ（Mビット×Nライン）によって変化するという。BETがn_RWに依存しない領域では、アレイサイズが大きいほどBETが増大する。BETがn_RWに依存して増大する領域では、不揮発記憶用周辺回路のリーク電流に対する依存度が高く、アレイサイズとともに増大するという。

BETのn_RW依存性 出典：東京工業大学

　n_RWに依存して増大するBETは、不揮発記憶用周辺回路のリーク電流を削減することでその増大を抑えることができる。今回は、SOTBの基板バイアスを用いて、BETの増加を大幅に抑制している。

SOTBの基板バイアスを用いて、周辺回路のリーク電流を削減した場合のBETのn_RW依存性（実線） 出典：東京工業大学

　ラインNに依存して増大するBETは、「ストアフリーシャットダウン」と呼ぶアーキテクチャを用いることで削減可能だという。MTJに記憶されている内容が、SRAM部で記憶している内容と一致すれば、MTJへの書き込みをスキップして電源を遮断する仕組みである。

ストアフリーシャットダウンの効果を示すグラフ 出典：東京工業大学

　今回開発したNV-SRAM技術は、各階層のキャッシュに加え、レジスターファイルや、フリップフロップの不揮発化など、コア内にある他の記憶回路にも拡張できるという。開発したNVPG技術をコアレベルのパワーゲーティングに適用することで、メニーコアプロセッサにおける待機時電力を大幅に削減することが可能となる。