ISSCC技術講演の2日目午前ハイライト（その2）、GPS不要の超小型ナビ、16Gビット高速大容量DRAMなど：福田昭のデバイス通信（129） 2月開催予定のISSCC 2018をプレビュー（5）（2/2 ページ）

[福田昭，EE Times Japan]

靴のかかとに組み込む超小型ナビゲーションシステム

　セッション10の「センサーシステム」では、身体に装着可能であり、GPS信号を受信困難な環境で使える超小型ナビゲーションシステムの発表が非常に面白そうだ。

　University of UtahとUniversity of California at Berkeley、Ozyegin University、Case Western Reserve Universityの共同研究チームは、GPS信号を受信困難な環境で使え、身体に装着できるほど小さな慣性式ナビゲーションシステムを発表する（講演番号10.2）。靴のかかとに組み込むことを想定した。人間が歩く際に靴が床を蹴るときの反力（床反力）を圧力センサーによって検出し、移動方向と移動距離を算出する。圧力センサーはMEMS技術による容量式センサーのアレイである。素子数は13×26素子。このセンサーアレイとASICを組み合わせてシステムを構成する。

　ASICは容量を電圧に変換する回路（プログラム可能なオフセット補償機能付き）、12ビットのアナログデジタル（AD）変換回路、9軸の慣性計測ユニット（IMU）を内蔵する。システムの試作品をブーツのかかとに装着して3100mの距離を歩行したところ、位置の計測誤差は5.5mにとどまった。

2月13日（火曜日）午前の注目講演（その3）。セッション9とセッション10の発表から（クリックで拡大）

入出力ピン当たり5Gビット/秒の超高速モバイル16GビットDRAM

　セッション11の「SRAM」はハーフセッションで、発表件数は3件とあまり多くない。このセッションでは、Intelが10nmと微細なFinFET技術を駆使した高密度SRAM技術を発表する（講演番号11.1）。高密度タイプのメモリセルの面積は0.0312μm²と小さい。SRAMセルアレイの密度は23.6Mビット/mm²に達する。低電圧タイプのメモリセルの面積は0.0367μm²、セルアレイの密度は20.4Mビット/秒である。電源電圧を下げる回路技術の内容を講演する予定だ。

　セッション12の「DRAM」もハーフセッションで、こちらは5件の発表を予定している。このセッションではSamsung Electronicsが16Gビットと大容量の高速DRAMを報告する。報告は2件ある。

　1件はグラフィックスDRAM規格のGDDR6に準拠した16GビットDRAMの発表である（講演番号12.1）。2枚のシリコンダイを1個のパッケージに収容した。入出力ピン当たりのデータ転送速度は18Gビット/秒に達する。データ転送速度を向上するため、シングルエンドのDFE（Decision Feedback Equalizer）回路、ZQ符号化送信回路、PLLレスのクロック回路を搭載した。

　もう1件はモバイルDRAM規格のLPDDR4Xに準拠した16GビットSDRAMの発表である（講演番号12.2）。入出力ピン当たりのデータ転送速度は5Gビット/秒と高い。誤り訂正（ECC）回路の搭載によって自己リフレッシュの消費電力をGビット当たりでわずか0.1mWに低減した。NBTI（Negative Bias Temperature Instability）に強い回路技術、サブワード線ドライバ（SWD: Sub-Word line Driver）によるGIDL（Gate Induced Drain Leakage）の発生を低減する回路技術、ハイブリッドな入出力バッファ技術などを報告する。製造技術は10nm級と微細なCMOS DRAMプロセスである。

2月13日（火曜日）午前の注目講演（その4）。セッション11とセッション12の発表から（クリックで拡大）

（次回に続く）

⇒「福田昭のデバイス通信」連載バックナンバー一覧