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» 2018年01月19日 09時30分 公開

ISSCC技術講演の最終日午前ハイライト(その1)、バラつきに強いオンチップ電源と高速低消費のLDOレギュレーター福田昭のデバイス通信(132) 2月開催予定のISSCC 2018をプレビュー(8)(2/2 ページ)

[福田昭,EE Times Japan]
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低消費で高速のデジタルLDOレギュレーター技術が続出

 このセッションで他に目立つのは、抵抗と電流による電圧降下(IRドロップ)や応答速度などを改善した低損失型リニアレギュレーター(LDO(low-dropout)レギュレーター)の発表である。5件の発表が予定されている。

 具体的には、中国マカオのUniversity of Macau他の共同研究グループ(講演番号18.4)、University of MinnesotaとCisco Systemsの共同研究チーム(講演番号18.5)、中国香港のHong Kong University of Science and TechnologyとシンガポールQualcommの共同研究チーム(講演番号18.6)、University of California, San Diego(講演番号18.7)、台湾National Chiao Tung Universityと台湾Realtek Semiconductorの共同研究チーム(講演番号18.8)がそれぞれ、開発成果を報告する。

 University of Macau他の共同研究グループは、自己消費電流が430nAと低いLDOレギュレーター回路を発表する(講演番号18.4)。負荷変動に対するコンダクタンスを高めた、NANDゲートによるアナログアシスト回路を開発した。nMOSFETをパワートランジスタに採用している。出力電流が20mAのときにドロップアウト電圧は最小50mVと低い。製造技術は28nmのCMOS、シリコン面積は0.0055mm2である。

 University of MinnesotaとCisco Systemsの共同研究チームは、応答速度と自己消費電力のトレードオフをうまくバランスさせたLDOレギュレーター回路を開発した(講演番号18.5)。ビート周波数の量子化回路によって標本化周波数を制御する。標本化周波数を固定した回路に比べ、セトリング時間を25分の1に、電圧ドループを5分の1に縮めた。製造技術は65nm、シリコン面積は0.0374mm2である。

 Hong Kong University of Science and Technology(HKUST)とQualcommの共同研究チームは、SoC(System on a Chipのオンチップ電源に向けた3×3のアナログアシストLDOレギュレーターアレイを報告する(講演番号18.6)。不均一に分布した負荷に最大で500mAの電流を供給可能。9個のLDOレギュレーターは、位相をインタリーブしたクロック同期によって応答時間を短縮。製造プロセスは65nmのCMOSである。

 University of California, San Diegoは、pMOSFETアレイのスイッチをスイッチドキャパシターの抵抗で置き換えた、フルデジタルのLDOレギュレーターを発表する(講演番号18.7)。負荷電流が3mAのときにピーク電流効率は99.3%と高い。定常状態の電圧リップルは1.5mV未満。製造技術は65nmのCMOSである。

 National Chiao Tung UniversityとRealtek Semiconductorの共同研究チームは、スイッチング周波数を動的に変化させることで自己消費電流とスイッチング消費電力を低減した高効率のLDOレギュレーターを報告する(講演番号18.8)。負荷電流が20mAのときにピーク電流効率は99.8%と極めて高い。自己消費電流は10μA、電圧リップルは6mVである。負荷電流が1mAから20mAに変化したときの電圧ドループは40mV(応答時間は1.3μS)。

2月14日(水曜日)午前の注目講演(その2)。セッション18(適応型デジタル電源)の講演から(クリックで拡大)

次回に続く

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