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» 2021年07月13日 11時30分 公開

コンプリメンタリFET(CFET)でCMOS基本セルの高さを半分に減らす福田昭のデバイス通信(309) imecが語る3nm以降のCMOS技術(12)(2/2 ページ)

[福田昭,EE Times Japan]
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基本セルの低背化と入出力ピン密度の向上がメリット

 CFETの導入によって、CMOS基本セルの高さを4T(トラック)および3Tに低くできるとimecは考える。例えば6T(6トラック)の2フィンタイプFinFETと同じ機能の論理セル(AOI(AND-OR-INVERT)211セルとDFQD1セル(フリップフロップ))を、CFETでは半分の高さである3T(3トラック)でレイアウト可能になる。

FinFETによる論理回路セル(6トラック)とCFETによる論理回路セル(3トラック)。CFETによって論理回路セルの高さをFinFETの50%にできる。出典:imecが2018年6月に国際学会VLSI技術シンポジウムで発表した論文「The Complementary FET(CFET) for CMOS scaling beyond N3」(論文番号T13-3)から(クリックで拡大)

 また3nm世代のArmプロセッサコアを想定すると、5Tのナノシート構造に比べて4TのCFETはコアの面積が13.3%減少する。さらに、CFETでは最下層金属配線(M0)を全て相互接続(ルーティング)に使えるので、M0と直交する第1層金属配線(M1)を入出力ピンや相互接続などに割り当てられる。この利点を生かして金属配線工程(BEOL)を最適化すると、コアの面積をさらに7%減少できると見積もる。

Armプロセッサコアのシリコン面積の比較(相対値)。5Tのナノシート構造に比べて4TのCFETはコアの面積が13.3%減少する(左)。またCFETは第1層金属配線(M1)のルーティングに余裕ができる(右)ので、金属配線工程(BEOL)の最適化によってコア面積をさらに減らせる。出典:imec(IEDM2020のチュートリアル講演「Innovative technology elements to enable CMOS scaling in 3nm and beyond - device architectures, parasitics and materials」の配布資料)(クリックで拡大)

次回に続く

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