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» 2024年01月19日 11時30分 公開

エリアアレイ表面実装パッケージ(BGA)のロードマップ福田昭のデバイス通信(441) 2022年度版実装技術ロードマップ(65)

今回は、第3章第3節第10項(3.3.10)「その他の表面実装パッケージ」の概要を説明する。

[福田昭EE Times Japan]

ペリフェラルタイプとエリアアレイタイプの表面実装パッケージ

 電子情報技術産業協会(JEITA)が3年ぶりに実装技術ロードマップを更新し、「2022年度版 実装技術ロードマップ」(書籍)を2022年7月に発行した。本コラムではロードマップの策定を担当したJEITA Jisso技術ロードマップ専門委員会の協力を得て、ロードマップの概要を本コラムの第377回からシリーズで紹介している。

 前々回前回は、第3章第3節第5項(3.3.5)「RFデバイスのパッケージ構造と高速・高周波向け配線材料」の概要を前後編で報告した。今回は、第3章第3節第10項(3.3.10)「その他の表面実装パッケージ」の概要をご説明する。

第3章第3節(3.3)「各種パッケージ技術動向」の主な目次 第3章第3節(3.3)「各種パッケージ技術動向」の主な目次。「2022年度版 実装技術ロードマップ」(書籍)から筆者がまとめたもの[クリックで拡大]

 「3.3.10 その他の表面実装パッケージ」は、「3.3.10.1 ペリフェラルタイプのパッケージ」と「3.3.10.2 エリアアレイタイプのパッケージ」で構成される。ペリフェラルタイプとは、パッケージ本体の周辺に端子を配列したタイプのパッケージを指す。代表的なペリフェラルタイプのパッケージにはQFN(Quad Flat Non-leaded package)、QFP(Quad Flat Package)、SOP(Small Outline Package)などがある。

 QFNはパッケージの四辺に端子電極を配置したパッケージで、外部リード端子を持たないのでQFPやSOPなどに比べて実装面積が小さくて済む。また実装高さは最小で0.35mmと低く、低背化が図れる。現在は50ピン以下の少ピン品が多く使われている。この傾向は今後も変わらないとみられる。

 QFPとSOPは高さが最小0.8mm、端子ピッチが最小0.4mm、最大端子数は256ピン(QFP)と64ピン(SOP)となっている。この仕様は2031年になっても変わらない。QFPの256ピンよりも多いピン数は、エリアアレイタイプのパッケージがカバーしている。

 エリアアレイタイプとは、パッケージ本体の底面に端子を2次元マトリクス状に配置したタイプのパッケージを指す。代表的なエリアアレイタイプのパッケージにはBGA(Ball Grid Array)やLGA(Land Grid Array)などがある。

プラスチックBGAの多ピン化が進み、2031年には7200ピンへ

 BGAには樹脂基板のプラスチックBGAとセラミック基板のセラミックBGAがある。主流はプラスチックBGAであり、従来型の表面実装パッケージを代表する存在となっている。端子ピッチは0.3mm以下から1mm以上まで幅広い。外形寸法は14mm角〜73mm角とこれも幅広く存在する。

プラスチックBGAのロードマップ。右上は現在(2021年)の端子ピッチと外形寸法、最大端子数の関係を棒グラフで表現したもの プラスチックBGAのロードマップ。右上は現在(2021年)の端子ピッチと外形寸法、最大端子数の関係を棒グラフで表現したもの。左下は最大外形寸法と最大端子数のロードマップ(2021年〜2031年)。端子ピッチ別に記述してある。出所:JEITA Jisso技術ロードマップ専門委員会(2022年7月7日に開催された完成報告会のスライド)[クリックで拡大]

 端子数で5000ピンを超えるような超多ピン領域は、はんだ付けの難易度から端子ピッチ0.8mmあるいは1.0mmクラスのプラスチックBGAが使われる。端子ピッチが0.3mm以下のBGAははんだ付けが難しくなることから、ピン数は1000ピン以下にとどまっている。

 端子ピッチ別に最大端子数の将来を予測していくと、2031年に0.3mm以下は1700ピン(2021年は1000ピン)、0.4mmは3400ピン(2021年は2200ピン)、0.45〜0.65mmは2400ピン(2021年は1500ピン)、0.7〜0.8mmは7200ピン(2021年は5400ピン)、1.0mm以上は6200ピン(2021年は5100ピン)となる見込みである。多ピン化が今後もかなり進行することが分かる。

⇒(次回に続く)

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