Samsung幹部が裏面電源供給技術ロードマップの詳細を語る：2nmチップのサイズを17％縮小

Samsung Electronicsが、裏面電源供給ネットワーク（BSPDN）のロードマップに関する詳細を明かした。2027年の量産開始時には、2nmプロセスノードがこの新技術向けに最適化される予定だという。

[Majeed Ahmad，EE Times/EDN]

　Samsung Electronics（以下、Samsung）が、裏面電源供給ネットワーク（BSPDN）のロードマップに関する詳細を明かした。2027年の量産開始時には、2nmプロセスノードがこの新技術向けに最適化される予定だという。

出所：Samsung Electronics

　台湾の市場調査会社TrendForceによると、業界メディアはこれまで、IntelやSamsung、TSMCといった大手ファウンドリーのBSPDN技術の動向ついてたびたび報じてきたが、Samsung Foundryの上級幹部が同社のBSPDNロードマップの詳細を明かしたのは今回が初めてだという。

　Korean Economic Daily（韓国経済新聞）が報じたところによれば、SamsungのPDK開発チーム担当バイスプレジデントを務めるLee Sung-Jae氏は、「BSPDNは、既存の表面電源供給（FSPDN）と比べて2nmチップのサイズを17％縮小することが可能だ。また、2nmチップの性能を8％、電力効率を15％、それぞれ向上できる」と述べている。

　Intelの研究によると、既存の表面電源供給では一般的に、電源供給ラインがチップ表面のスペース全体の約20％を占めているという。BSPDN技術は、ウエハーの裏面に電源供給ラインを配置することで電力線と信号線の間のボトルネックを取り除き、より小型のチップを容易に製造可能とする。

　さらに裏面電源供給では、より太く低抵抗のワイヤが使用可能になるため、さらなる高性能化と省電力化を実現する。Samsungが「VLSIシンポジウム 2023」において発表した論文によると、BSPDNは配線長を9.2％短縮することも可能だという。

　同社はこの論文の中で、2つのArmベースのテストチップに裏面電源供給を実装し、それぞれ10％および19％のダイ面積縮小を達成したと主張している。ただし、同社はこのテストチップのプロセスノードについては明かしていない。

　ここで注目すべきは、Samsungは3nmチップでGAA（Gate-All-Around）技術を採用した先駆者だったが、現在ではBSPDN技術の実装において、IntelやTSMCに追随する形となっているという点だ。

　Intelは2024年中に、裏面電源供給技術「PowerVia」をベースとした半導体チップを製造する予定だ。またTSMCも、2026年に量産開始予定の1.6nmチップに、同社の裏面電源供給技術「Super PowerRail」アーキテクチャを統合する予定だとしている。

【翻訳：田中留美、編集：EE Times Japan】

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