ヘリウム調達停止――AIブームを崩壊させる「見えない臨界点」（前編）：湯之上隆のナノフォーカス（89-1）（6/6 ページ）

[湯之上隆（微細加工研究所），EE Times Japan]

Appendix：TELが開発したHF/PF₃＋Cryoエッチング

　ここからは、TELが開発した極低温エッチング技術「HF/PF3＋Cryoエッチング」の詳細を説明したい。

　3D NANDでは、数百層以上に及ぶメモリセルの積層構造を貫通する、深さと直径の比（アスペクト比）が100を超えるメモリホールを開孔しなければならない。そのメモリホールは、12インチウエハー1枚当たり数兆個に達する。そして1本でも形状不良のホールがあれば、周辺のメモリセルが不良となる。従って、ウエハー全面にわたって面内均一なエッチング条件を維持する必要がある。

　以下では、この深孔加工について、東京エレクトロン（TEL）が開発し、2023年のVLSIシンポジウムで発表した技術を解説する（詳細は拙稿を参照ください、EE Times Japan、『裏面電源供給がブレークする予感、そしてDRAMも3次元化に加速 〜VLSI2023』、2023年07月26日）。

　3D NANDのHARエッチングで広く使われてきたCF系プラズマには、本質的なトレードオフがあった。CF系のポリマーが孔の側壁に堆積することによりボーイング（横方向へのエッチング）を防止する一方、孔が深くなるほどCFラジカルの孔底への到達量が減少し、エッチング速度が極端に低下する。

　ここで、ポリマーの堆積を抑制すべくウエハー温度を上げれば、孔底へのラジカル輸送は改善するが、側壁保護が弱まりボーイングが発生する。すなわち、側壁保護と孔底到達はトレードオフの関係にあり、最適化が困難な状態にあった。

　TELは2023年のVLSIシンポジウムにおいて、このトレードオフを打破する新手法を発表した（図3）。HFとPF₃を混合させた新しいガス系を、−60℃の極低温と組み合わせることにより、孔の側壁への反応生成物などの堆積を大幅に低減しながらボーイングを抑制し、高速なHARエッチングを実現した。

図3：TELが開発した新手法 出所：Yoshihide Kihara et al. (TEL) “Beyond 10 μm Depth Ultra-High Speed Etch Process with 84% Lower Carbon Footprint for Memory Channel Hole of 3D NAND Flash over 400 Layers”, 2023 Symposium on VLSI Technology and Circuits Digest of Technical Papers, T3-2

　TELの発表論文の図3の中のFig.13には、従来のCF系プラズマとHF/PF₃＋Cryoのエッチングモデルが示されている。CF系プラズマでは、CF系のポリマーが孔の側壁などに分厚く堆積する。このポリマーはボーイングを防止するが、孔が深くなるほど、孔底に到達するCFラジカルが減少し、エッチング速度が極端に低下する。

　一方、HF/PF₃＋Cryoの場合では、孔の側壁への堆積が非常に少ない。すなわち、反応種のHFは側壁にあまり"食われず"に孔底に供給される。そして、孔の側壁への堆積が少なくてもボーイングを防止できる。その結果、ボーイングなしで、高速なHARエッチングが可能となるわけだ。

　図3の中のFig.10をみると、SiNのエッチング速度は温度であまり変わらず、PF₃を添加してもしなくても、あまり変化はない。一方、SiO₂は、低温にするほどエッチング速度が上がる。また、PF₃を添加すると、より高速なエッチングが可能になる。この選択性の温度依存性がクライオエッチの技術的根拠であり、−80〜−100℃とさらに低温化できれば、一層の高速化が見込まれるとされる。

　最終結果を図3の中のFig.12に示す。SiO₂とSiNの積層膜10μmを、HF/PF₃＋Cryo（−60℃）の条件で、32.8分でエッチングできた。エッチング速度は353nm/minと非常に高速であり、孔の最大のCDは114nmで、最小のCDは76nmだった。

　この発表の本質は、新しいガス系（HF/PF₃）と極低温（−60℃）を組み合わせることにより、3D NANDメモリホールの実用的なHARエッチングを実現した点にある。その後、HARエッチングの分野で独占的地位にあった米Lam Researchも追随し、両社間で量産用装置の開発競争が本格化した。

　注目すべきは、このプロセスが−60℃以下の極低温を前提条件としている点である。この極低温の維持を支えているのが、極低温チラーとHeによる裏面冷却にほかならない。

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筆者プロフィール

湯之上隆（ゆのがみ たかし）微細加工研究所 所長

1961年生まれ。静岡県出身。京都大学大学院（原子核工学専攻）を修了後、日立製作所入社。以降16年にわたり、中央研究所、半導体事業部、エルピーダメモリ（出向）、半導体先端テクノロジーズ（出向）にて半導体の微細加工技術開発に従事。2000年に京都大学より工学博士取得。現在、微細加工研究所の所長として、半導体・電機産業関係企業のコンサルタントおよびジャーナリストの仕事に従事。著書に『日本「半導体」敗戦』（光文社）、『「電機・半導体」大崩壊の教訓』（日本文芸社）、『日本型モノづくりの敗北　零戦・半導体・テレビ』（文春新書）。2023年4月には『半導体有事』（文春新書）を上梓。