開口数0.75の「Hyper-NA」EUV装置 2030年に登場か：ASMLがimecのイベントで公表（2/2 ページ）

[Alan Patterson，EE Times]

偏光とレジストが課題に

　Ronse氏によると、課題の一つは、0.55 NAあたりで現れる偏光だという。

　同氏は、「NAが0.55より高くなると、偏光方向の一つが光を打ち消すため、偏光がコントラストを消してしまうことにすぐに気付くだろう。それを回避するには偏光板が必要になる。ただしこれにも、偏光板が光を遮断して電力効率を低下させ、製造コストを上昇させるという欠点がある」と指摘した。

　ASMLは、最大トランジスタ密度のチップの製造に不可欠なEUVツールを製造する、世界で唯一の企業である。NVIDIAやApple、AMDなどの半導体設計企業は、AIハードウェアやその他の高性能コンピューティング機器に使用されるプロセッサの製造において、TSMCのEUVツールを頼りにしている。

　imecは2年前に、コンピュータミュレーションによるHyper-NAの開発に着手した。

　Ronse氏は、「Hyper-NAに関心を持ち、独自の研究を始める企業が徐々に増えている。ドイツの光学機器メーカーであるCarl Zeissはレンズの設計を始めていて、ASMLもHyper-NAについて少しずつ公開しているが、私の知る限り、これまでロードマップに載せたことはなく、最新情報は常に0.55 NAだった」と述べている。

　Hyper-NAのもう一つの課題はレジストである。

　Ronse氏は、「0.55 NAの時点で、レジストを薄くする必要が生じる。Hyper-NAでは、その必要性はさらに増す。これにより、エッチングの選択性にさらに課題が生じる」と述べている。

各社がHigh-NAの導入を検討

　Intel Foundryは2024年4月、業界初のHigh-NAリソグラフィシステムを導入した。Intelは、「この新しいツールは、次世代プロセッサの解像度と機能スケーリングを劇的に向上させ、TSMCの次世代プロセスである2nmとほぼ同等の『Intel 18A』プロセスノードを超えるプロセスリーダーシップを可能にする」と述べている。TSMCは、現時点ではHigh-NAツールを導入する計画はないという。

　Ronse氏は、「TSMCはまだHigh-NAを必要としていないが、恐らく10年後には導入するだろう」と述べている。

　同氏は「TSMCは現在、ダブルパターニングの専門知識と既存のEUVツールを併用できている。一方で、ダブルパターニングで致命的になるのは、エッジ配置エラーだ。2つのマスクは完全に位置合わせされている必要がある。Intelはエッジ配置エラーを避けたいと考えている。IntelがTSMCと大きく違うのは、TSMCほどダブルパターニングを習得していないことだ。そのため、High-NA EUVでより高い解像度を実現することを望んでいる」と指摘する。

　Samsung ElectronicsやMicron Technology、SK hynixなど、EUVを使用している他の主要な半導体メーカーもHigh-NAの導入を検討している。

　Ronse氏によると、High-NA EUVは2nmから14オングストローム、10オングストローム、そして恐らく7オングストロームまでのプロセスノードに対応できるはずだという。その後は、Hyper-NAに引き継がれるとみられる。

　van den Brink氏はプレゼンテーションで、「Hyper-NAは、ダブルパターニングの”リスク傾向“を軽減すると期待される」と述べた。

　Ronse氏は、「ダブルパターニングでは、全てを2回行わなければならない。つまり、コストが高くなりやすい」と指摘する。

　「High-NAで対応できなくなれば、現時点でHyper-NAに代わるものはほとんどない」とRonse氏は述べる。代替手段としてナノインプリントも検討されたが、スループットは通常、High-NAスキャナーをはるかに下回る。この他、高価なフォトマスクを使わずにシリコンウエハーに直接パターンを書き込むマルチビーム電子ビームリソグラフィという手法もある。ただし、電子ビームリソグラフィ装置を手掛けていたオランダMapper Lithographyは2018年に経営破綻した。

　リソグラフィ以外の分野でも、トランジスタの微細化に向けた研究開発は進められてきたが、そのアプローチも物理的限界に達しつつある。「たった2オングストロームのデバイスを製造できるとは誰も想像できないだろう。微細化はある時点で必ず止まる」（Ronse氏）

【翻訳：滝本麻貴、編集：EE Times Japan】

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