ARMから見た7nm CMOS時代のCPU設計（5）〜スタンダードセルの「スタンダード」とは何か：福田昭のデバイス通信（16）（2/2 ページ）

[福田昭，EE Times Japan]

高さの異なるセルを使い分ける

　スタンダードセル方式による回路設計では、セルの高さの異なるセルライブラリをあらかじめ用意しておく。SC9のセルライブラリ、SC7のセルライブラリ、SC12のセルライブラリ、といった具合になる。一般的には、低いセルは集積密度が高く、高いセルは電流駆動能力が高い。ただし実際のレイアウトには柔軟性があるので、同じ高さでも集積密度を追求したセルと、消費電力の低さを追求したセルの両方が十分にあり得る。

　SoCのレイアウト設計では、高さの違う2種類以上のセルライブラリを使い分けることが多い。例えば、低消費電力を要求する回路ブロックにはSC7のライブラリ、高速性を要求する回路ブロックにはSC12のライブラリといった割り当てをする。

セルの高さの違いによるレイアウトの違い。2入力NANDゲートの例。左から「SC7」、「SC9」、「SC12」のレイアウト（クリックで拡大） 出典：ARM

同じ高さのセルで電流駆動能力を高める方法

　同じ高さのセルでも、電流駆動能力を高めることは可能である。最も単純な方法は、ゲート電極の本数を増やすことだ。例えばインバータでは、ゲート電極を1本から、2本、4本、8本と増やすことで、ゲート幅が実効的に広がったことになり、電流駆動能力が増加する。

　ただし、ゲート電極の本数を増やすとセルの横幅が大きく伸びる。シリコンの面積が大きく増加し、製造コストの上昇を招く。低いセルを採用したことで多数本のゲート電極を使用するセルの比率が大きくなるときは、最初から高さのあるセルを採用した方が、シリコンの面積は小さくて済む。

セルの電流駆動能力を高めるために、ゲート電極の本数を増やす。SC10のCMOSインバータのレイアウト例。左端が最小単位で、ゲート電極（赤色の直線）は1本しかない。右端では8本のゲート電極を接続して1個のインバータを構成している（クリックで拡大） 出典：ARM

（次回に続く）