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» 2015年05月29日 13時00分 公開

ARMから見た7nm CMOS時代のCPU設計(15)〜オンチップSRAMのスケーリング問題福田昭のデバイス通信(26)(2/2 ページ)

[福田昭,EE Times Japan]
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周辺回路が縮小しづらい

 SRAMを構成する主要な部分はメモリセルをマトリクス状に配置したメモリセルアレイである。1個〜4個程度のブロックに分割されたメモリセルアレイは、メモリセルが小さくなることでそのままセルアレイ全体が縮小される。言い換えると、比較的単純に縮小できる。ただしSRAMの構成要素はメモリセルアレイだけではない。周辺回路がある。

 周辺回路には入出力バッファ、行デコーダ(Xデコーダ)、ワード線ドライバ、列デコーダ(Yデコーダ)、センスアンプなどがある。これらの周辺回路の縮小は、メモリセルアレイほどには単純には進まない。例えばメモリセルアレイのゲート配線を駆動するワード線ドライバは、トランジスタを単純に縮小すると電流駆動能力が低下する。オンチップキャッシュの記憶容量が前の世代のシリコンダイと等しければ問題は少ないものの、実際には世代交代に伴ってオンチップキャッシュの記憶容量を拡大することが多い。するとワード線の配線抵抗と配線容量が増加し、単純な縮小ではワード線の電流駆動能力が不足する。対策としてはワード線ドライバのトランジスタを大きくする、ワード線を分割してプリドライバを挿入する、などがある。ただしいずれも、シリコン面積の拡大を招く。

 そのほかにも課題は数多く存在する。ワード線抵抗とワード線容量の問題は先に述べた通りだ。ビット線の容量とリーク電流の増加も問題になる。消費電流の制約条件を満たすことが難しくなる。また電源電圧の低下により、6個のトランジスタで構成したメモリセルでは、アシストなしでは動作しなくなるという懸念もある。メモリセルアレイではバンクの大きさに対する制限が厳しくなる。クリティカルパスの増加を抑制するためである。ばらつきの増大も心配だ。

photo SRAMマクロのブロック図(クリックで拡大) 出典:ARM
photo SRAMをスケーリングしていくときの主な課題(クリックで拡大) 出典:ARM

次回に続く

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SRAM | CPU | 設計 | 配線 | 回路 | 福田昭のデバイス通信


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