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» 2021年05月25日 11時30分 公開

半導体不足、解消の鍵は「300mmウエハーへの移行」200mmの供給は限界間近か(3/3 ページ)

[Ian Lankshear(EnSilica),EE Times]
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メリットもまだ多い8インチウエハー

 とはいえ、8インチウエハーのメリットも多い。何よりも、例えば350nmで製造する8インチウエハーは非常に安価である。

 その理由は、製造装置が完全に減価償却済みである上、製造プロセスの複雑性も低い(レイヤー数が少ない)からだ。さらに、一部のアナログ回路は、新しいプロセス技術において必ずしもうまく微細化できるわけではないため、130nmと同程度の半導体チップは、350nmよりも価格が高くなる。しかし、部品不足が原因で製品を供給できない場合は大抵、半導体チップの小さなコスト差よりも、はるかに大きな苦難が生じることになる。

 さらに、適合する電気パラメーターを備えたピン互換性のあるデバイスを、世代間を越えて開発するとなると、電源やI/O電圧、トランジスタ特性などが異なるため、難しくなる。それぞれの設計について、(そもそも)設計可能かどうか、重大なオーバーヘッドが生じないかといった点を分析する必要がある。このような課題は、新しいPCB設計を実現すれば、もっと簡単に克服できるだろう。ここで注目すべきは、180nmから130nmへの移行の際に生じるギャップは、350nmから130nmへの設計変更の場合と比べると、それほど大きな変化ではないという点だ。

 またもう1つ、現段階の議論の中で注目すべき点は、180nmで8インチから12インチの製造ラインへの移行を進めているファウンドリー各社から、現時点で何の発言もないということである。ミックスドシグナルASICの熟練メーカーは取り組みを進める上で、まずは回路図レベルのポートか、ICデータシートのいずれかから着手する必要があるだろう。

 ASICの再設計に必要な投資について考慮すると、特にMCUのように、8インチのサプライチェーン問題の影響を受ける可能性がある他の機能の統合についても、検討すべきではないだろうか。

 130nmはフィーチャーサイズがより小さいので、「Arm Cortex-M」シリーズコアを、ほとんど追加コストなしで統合することが可能だ。実際に、必要とされるCPU性能やメモリ要件は、統合の実行可能性について検討する上で重要な要素になるだろう。ローエンドCPU向けに必要とされるチップ面積がわずか数平方ミリメートルである他、64kバイト/128kバイトのSRAMを高いコスト効率で統合することも可能だ。

 現在のデータシートからASICを再設計し、量産に向けて認定を受けるまでのスケジュールは、複雑さにもよるが、14〜24カ月で、最初のプロトタイプシリコンは1年以内に完成するだろう。自動車用製品の場合、仕様書の作成からPPAP(製品部品承認プロセス)までは、複雑さにもよるが、24〜36カ月になる。130nm ASICの一般的な予算は、設計の複雑さやIP(Intellectual Property)ライセンスの内容により異なるが、60万米ドル程度から始まり、AEC-Q100準拠のコンポーネントになると400万米ドル程になる。12インチウエハー向けの130nmプロセスのマスクツールのコストは現在20万米ドル以下であり、全体のコストに占める割合は比較的小さい。

 多くのミックスドシグナルデバイスは、供給不足の8インチウエハーで製造されており、これらの製造ラインへの投資不足(投資収益率の低さが原因)により、サプライチェーンの問題は今後も続くと思われる。

 今回の半導体供給不足はある意味“警告”であり、現在8インチシリコンを使用している企業は、将来の需要を見直すことを優先する必要があるだろう。そして、メインの生産拠点であれ、セカンドソースの生産拠点であれ、全ての工程が完了するまで(チップを入手できるまで)に十分な時間を確保する必要がある。

【翻訳:田中留美、編集:EE Times Japan】

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