ARMの性能を超えるか、MIPSが新Aptivプロセッサで全面対抗：プロセッサ/マイコン（3/3 ページ）

[畑陽一郎，EE Times Japan]

IPブロック全体とプロセッサコアをそれぞれ改善

　proAptivの処理性能を従来の1074Kよりも大幅に高めるため、同社は、IPブロック全体の処理（図3）とプロセッサコアの内部処理をそれぞれ改善している。全体の処理では大きく3つの改善点がある。まず、分岐予測のインプリメンテーションを改善した。次にこれまで外付けだった二次キャッシュコントローラーをコヒーレンシーマネジャーに内蔵したことで性能を高める。3番目に入出力バスであるIOCU（I/O Coherence Unit）を従来の1個から2個に増やした。つまりメインメモリ用のバスと合わせて3本のバス構成を採ることができる。

図3　proAptivの構成　同社が提供するIPの全体像「クラスタブロック」を示した。アウトオブオーダー・マルチイシューのコア（青）を1個から最大6個入る。その他、コアごとの電源や動作周波数の管理（最上部）、2次キャシュの整合性を保つコヒーレンスマネジャー（黄緑）、入出力管理ユニット（薄青）などから構成されている。 （クリックで拡大）

　次にプロセッサコアの内部処理を示す（図4）。プロセッサコア自体の処理能力は、4命令同時フェッチ（128ビット）、3命令同時ディスパッチ、4つの整数演算と2つの浮動小数点演算を同時実行できるように改良した。

　浮動小数点処理ユニット（FPU）と遅延（レイテンシ）も改善した。従来の1074Kなどでは本体の約2分の1だった浮動小数点ユニットを本体と同じまで高め、レイテンシは従来の1074Kの半分に抑えた。

図4　proAptivのプロセッサコアの内部構成　図右上の「Memory Mgmt Unit」の改善がウェブ処理能力向上に直接寄与しているという。その下に描かれた「Memory Pipe」では1コア内の同一アドレスに対するリードライトを効率的に管理し、外部アクセスの頻度を低くするために役立つ。 （クリックで拡大）

　proAptivの性能を引き出すには、ファウンドリに対して特別のプロセスを要求する必要がないという。例えばTSMCの標準的なプロセスを使うだけで、動作周波数1〜2GHzのプロセッサを製造できるとした。

　なお、proAptivのユーザーメモリ空間は従来の最大2Gバイトから、3Gバイトへ拡張されている。ただし、アドレス空間の拡張手法はARMとは異なる。ARMのCortex-A15は従来の32ビット構成を物理的に40ビットに拡張して、メモリ空間を拡大した。proAptivでは物理的には32ビット構成のままTLB（Translation Look aside Buffer）内部に仮想アドレスビットを追加し、36ビットのアドレス空間を構成している。これをEVA（Extended Virtual Addressing）と呼ぶ。