ARMから見た7nm CMOS時代のCPU設計（19）〜微細化なしで小型化を達成する3次元技術：福田昭のデバイス通信（30）（2/2 ページ）

[福田昭，EE Times Japan]

回路を形成したウエハー同士を貼り合わせる

　シリコンダイ・レベルでの積層をウエハー全体にまで拡大する手法もある。異なるプロセスで製造した2枚のウエハーの、回路側同士を貼り合わせるのだ。張り合わせた後でウエハーの片方は取り除く。このようにして異なるプロセスで作成した回路を積層する。

　2枚のウエハーを貼り合わせる手法は、シリコンダイを積み重ねる手法に比べるとシリコンの量産規模を大きくしやすい。ただし欠点もある。互いに接続する回路面は、貼り合わせ（圧着）のダメージに強い太めの金属配線層になる。高密度な金属配線層（下層の金属配線層）同士を接続することには向かない。

　数多くのシリコンダイやシリコン集積回路層などを積層していくと、ダイ間または層間の配線接続が問題になる。入出力信号の構成が単純なメモリ回路は、ワイヤボンディングやフリップチップなどの従来の後工程技術によってシリコンダイ同士を接続しやすい。しかしロジックやアナログなどでは、このような手法は使いづらい。

　そこで考えられているのが、積層済みの回路層を垂直に貫く孔（あな）を形成し、孔を金属で金属で埋めることによって各回路層を接続する手法である。「シリコン貫通ビア（TSV：Through Silicon Via）」と呼ばれている。孔を埋め込む金属は銅（Cu）あるいはタングステン（W）である。

　TSVの直径は100μmと比較的太いものから、1μmと極めて細いものまで、さまざまなタイプが研究されてきた。TSVの直径は重要なファクタだが、深さが劣らず重要なファクタである。直径と深さの比率（アスペクト比）がTSV形成の難しさを示す。

ウエハーの貼りあわせによる回路の積層（左）とTSVの直径と深さ（右）（クリックで拡大） 出典：ARM

モノリシックな3次元シリコンダイ

　2枚のウエハーを貼り合わせる手法は、貼り合わせの回数を増やすことで回路の層数を増やせる。貼り合わせの時に回路面同士ではなく、回路面とウエハー裏面を接続する。これを繰り返すと、積層する回路層の数を増やせる。

　1枚のウエハーにモノリシックに複数の回路層を積層する手法もある。回路層の積層を繰り返すと、トランジスタを微細化することなしに、回路の集積密度を高められる。

　これらの手法はいずれも、微細化に頼らずに回路の集積密度を向上させている。微細化が限界に突き当たった時に回路密度を向上する手法の候補でもある。

モノリシックに回路を積層（左と右上）。ウエハーの貼り合わせを重ねて回路を積層する（右下）（クリックで拡大） 出典：ARM

（次回に続く）