ST、28nm FD-SOIチップの生産準備を完了：プロセス技術

STは、28nmプロセスを適用したFD-SOIの試作品を生産する準備が整ったと発表した。同社は、「FD-SOIは、プレーナ型バルクCMOSやFinFET CMOSなどに比べて、性能や消費電力、製造性の間のトレードオフが少ない」と主張している。

[Peter Clarke，EE Times]

　STMicroelectronics（以下、ST）は2012年12月11日、28nm世代の完全空乏型SOI（FD-SOI：Fully Depeleted Silicon-on-Insulator）技術を適用したチップの試作品の提供を始めると発表した。フランスのCrollesにある同社の300mmウエハー処理施設では、既に同チップの生産体制が整っているという。

　STは、「FD-SOIプレーナ（平面）型プロセスは、プレーナ型バルクCMOSやFinFET CMOSなどの製造プロセスと比べて、性能、消費電力、製造性の間のトレードオフが少ない」と主張している。同社は、2012年7月に28nm世代のFD-SOIチップの試作を開始し、2013年第3四半期には20nm世代のFD-SOIチップを試作する計画を発表していた。同社は2012年6月に、FD-SOIチップの製造についてGLOBALFOUNDRIESとライセンス契約を結び、これによりさらに多くの顧客に同製品を提供していく方針を示している。

　同社はまた、米カリフォルニア州サンフランシスコで開催中（2012年12月10日〜13日）の半導体素子の国際学会「2012 IEEE International Electron Devices Meeting（IEDM 2012）」で、FD-SOI技術に関するワークショップを開催することも発表した。

　STのFD-SOIプラットフォームは、スタンダードセル、メモリジェネレータ、I/Oセルのほか、アナログ/ミックスドシグナル対応した特定回路ブロックや、高速インタフェースを搭載する。なお、同社のFD-SOI技術は、ST-Ericssonの次世代モバイル機器のプラットフォームとして採用されることが決定している。

　STでCTO（最高技術責任者）兼CMO（最高製造責任者）を務めるJean-Marc Chery氏は、発表資料の中で「FD-SOIチップの量産開始を前に、半導体の技術開発と製造における革新的リーダーとしての立場を再認識している。ウエハーの後処理試験では、従来技術を上回るFD-SOI技術の優れた性能と電力効率が実証された。これによって、28nm世代以降のプロセスにおける、コスト効率に優れたソリューションを確立できると考えている」と述べている。

　FD-SOI技術は、バルクCMOSと比べて、低い動作電圧で「優れたエネルギー効率」を実現できるという。

　Chery氏は、「ST-Ericssonの『NovaThor』のマルチコアサブシステムで性能測定を実施したところ、同サブシステムを、動作電圧0.6V時にクロック周波数800MHzで動作させることができた。電圧を上げれば、クロック周波数2.5GHzで動作させることも可能だ」と説明している。NovaThorは、ベースバンドモデムとアプリケーションプロセッサを搭載したプラットフォームICである。なお、性能測定は、動的電圧周波数制御（DVFS）の拡張方式で実施したという。

　FD-SOIは、動的ボディバイアス制御を用いることで、必要な場合には瞬時に高性能モードに切り替え、必要がなくなれば再び低消費電力モードに戻る。これにより、非常に高いエネルギー効率を実現しているという。

【翻訳：滝本麻貴、編集：EE Times Japan】

原文へのリンク